Soos ons weet, sal die oorgang na 'n 3 nm proses tegnologie gepaard gaan met 'n oorgang na 'n nuwe transistor argitektuur. In Samsung-terme sal dit byvoorbeeld MBCFET (Multi Bridge Channel FET) transistors wees, waarin die transistorkanaal sal lyk soos verskeie kanale wat bo mekaar geleë is in die vorm van nanoplaaie, aan alle kante omring deur 'n hek (vir meer besonderhede) , sien ).
Volgens ontwikkelaars van die Belgiese sentrum Imec is dit 'n progressiewe, maar nie ideale, transistorstruktuur wat vertikale FinFET-hekke gebruik nie. Ideaal vir tegnologiese prosesse met elementskale minder as 3 nm , wat deur die Belge voorgestel is.
Imec het 'n transistor met gesplete bladsye of Forksheet ontwikkel. Dit is dieselfde vertikale nanoplaaie as transistorkanale, maar geskei deur 'n vertikale diëlektrikum. Aan die een kant van die diëlektrikum word 'n transistor met 'n n-kanaal geskep, aan die ander kant met 'n p-kanaal. En albei van hulle is omring deur 'n gemeenskaplike luik in die vorm van 'n vertikale rib.
Die vermindering van die on-chip afstand tussen transistors met verskillende geleidingsvermoëns is nog 'n groot uitdaging vir verdere proses afskaling. TCAD-simulasies het bevestig dat die gesplete bladsy-transistor 'n 20 persent vermindering in die area sou bied. Oor die algemeen sal die nuwe transistor-argitektuur die standaard logiese selhoogte tot 4,3 spore verminder. Die sel sal eenvoudiger word, wat ook van toepassing is op die vervaardiging van die SRAM-geheuesel.
'n Eenvoudige oorgang van 'n nanoblad-transistor na 'n gesplete nanoblad-transistor sal 'n 10% toename in werkverrigting bied terwyl verbruik behou word, of 'n 24% vermindering in verbruik sonder om werkverrigting te verhoog. Simulasies vir die 2nm-proses het getoon dat 'n SRAM-sel wat geskeide nanoplaaie gebruik, 'n gekombineerde areavermindering en werkverrigtingverbetering van tot 30% sal bied met p- en n-aansluitingspasiëring tot 8 nm.
Bron: 3dnews.ru