Soos u weet, is die kurator van die PCI Express-koppelvlak, die kruisindustriegroep PCI-SIG, haastig om op te maak vir die lang agterstand om 'n nuwe weergawe van die PCI Express-bus op die mark te bring met weergawe 5.0-spesifikasies. Die finale weergawe van die PCIe 5.0-spesifikasies is hierdeur goedgekeur , en reeds in die nuwe jaar moet toestelle met ondersteuning vir die opgedateerde bus op die mark verskyn. Onthou dat, in vergelyking met PCIe 4.0, die oordragtempo oor die PCIe 5.0-lyn sal verdubbel tot 32 gigatransaksies per sekonde (32 GT / s).
Spesifikasies is spesifikasies, maar vir die praktiese implementering van die nuwe koppelvlak word werkende silikon en blokke vir lisensiΓ«ring aan derdeparty-beheerderontwikkelaars vereis. Een so 'n besluit gister en vandag by 'n konferensie in Taipei Astera Labs, Synopsys en Intel. Daar word beweer dat dit die eerste omvattende sleuteloplossing vir produksie en lisensiΓ«ring is.
Die platform wat in Taiwan gewys word, gebruik Intel se prototipe-skyfie, Synopsys DesignWare-kontroleerder en die maatskappy se gelisensieerde PCIe 5.0-fisiese laag, sowel as retimers van Astera Labs. Retimers is skyfies wat die integriteit van die klok herstel in die teenwoordigheid van inmenging of in die geval van 'n swak sein.
Soos u verstaan, namate die datatempo op een lyn toeneem, neig die seinintegriteit na nul namate die kommunikasielyne verleng. Byvoorbeeld, volgens die spesifikasies vir die PCIe 4.0-lyn is die transmissiereeks sonder die gebruik van verbindings op die lyn slegs 30 cm. Vir die PCIe 5.0-lyn sal hierdie afstand selfs korter wees, en selfs op so 'n afstand moet retimers wees ingesluit in die beheerkring. Astera Labs het daarin geslaag om sulke retimers te ontwikkel wat beide in die PCIe 4.0-koppelvlak en as deel van die PCIe 5.0-koppelvlak kan werk, wat tydens die konferensie gedemonstreer is.
Bron: 3dnews.ru