فتحت مؤسسة Linux اتجاهًا جديدًا - CHIPS Alliance. وكجزء من هذا المشروع، ستقوم المنظمة بتطوير مجموعة تعليمات RISC-V المجانية وتقنيات لإنشاء معالجات تعتمد عليها. دعنا نخبرك المزيد عما يحدث في هذا المجال.
/ صورة
لماذا ظهر تحالف CHIPS؟
تصحيحات تحمي من Meltdown وSpectre في بعض الحالات الخوادم بنسبة 50%. وفي الوقت نفسه، لا تزال أشكال جديدة من الثغرات الأمنية المرتبطة بتنفيذ الأوامر التخمينية تظهر. عن واحد منهم - أطلق عليه متخصصون في أمن المعلومات اسم Spoiler. يؤثر هذا الوضع الحاجة إلى مراجعة حلول الأجهزة الحالية وأساليب تطويرها. وعلى وجه الخصوص، إنتل بنية جديدة لمعالجاتها، لا تخضع لـ Meltdown وSpectre.
لم تقف مؤسسة Linux جانبًا أيضًا. أطلقت المنظمة مبادرتها الخاصة - CHIPS Alliance - والتي سيقوم أعضاؤها بتطوير معالجات تعتمد على RISC-V.
ما هي المشاريع التي يجري تطويرها بالفعل
يشمل أعضاء CHIPS Alliance Google وWestern Digital (WD) وSiFive. وقدم كل منهم تطوراته الخاصة. دعونا نتحدث عن بعض منهم.
ريسكف-DV
قام عملاق تكنولوجيا المعلومات البحثي بنقل منصة مفتوحة المصدر لاختبار المعالجات المستندة إلى RISC-V. قرار عشوائي فرق ذلك التحقق من صحة الجهاز: اختبار عمليات الانتقال، مكدس الاستدعاءات، السجلات، الخ.
على سبيل المثال، المسؤول عن إجراء اختبار بسيط للتعليمات الحسابية:
class riscv_arithmetic_basic_test extends riscv_instr_base_test;
`uvm_component_utils(riscv_arithmetic_basic_test)
`uvm_component_new
virtual function void randomize_cfg();
cfg.instr_cnt = 10000;
cfg.num_of_sub_program = 0;
cfg.no_fence = 1;
cfg.no_data_page = 1'b1;
cfg.no_branch_jump = 1'b1;
`DV_CHECK_RANDOMIZE_WITH_FATAL(cfg,
init_privileged_mode == MACHINE_MODE;
max_nested_loop == 0;)
`uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:n%0s",
cfg.sprint()), UVM_LOW)
endfunction
endclass
في للمطورين، تختلف المنصة عن نظائرها من حيث أنها تسمح لك بالتحقق التسلسلي من جميع مكونات الشريحة، بما في ذلك كتلة الذاكرة.
بروتوكول أومنيكستيند
هذا هو بروتوكول شبكة من WD يوفر تماسك ذاكرة التخزين المؤقت عند نقل البيانات عبر Ethernet. يسمح لك بتبادل الرسائل مباشرة مع ذاكرة التخزين المؤقت للمعالج ويستخدم لتوصيل العديد من المسرعات: GPU أو FPGA. كما أنها مناسبة لأنظمة البناء المعتمدة على شرائح RISC-V المتعددة.
البروتوكول مدعوم بالفعل الموجهة نحو معالجة البيانات في مراكز البيانات. SweRV عبارة عن معالج فائق السرعة ثنائي الأنابيب 32 بت يعتمد على تقنية معالجة 28 نانومتر. يحتوي كل خط أنابيب على تسعة مستويات، مما يجعل من الممكن تحميل وتنفيذ عدة أوامر في نفس الوقت. يعمل الجهاز بتردد 1,8 جيجا هرتز.
مولد رقاقة الصواريخ
حل من SiFive، التي أسسها مطورو تقنية RISC-V. هو المولد الأساسي للمعالج RISC-V بلغة Chisel. هو مجموعة من المكتبات ذات المعلمات المستخدمة في الإنشاء .
مع الاحترام ل فهي لغة وصف الأجهزة المبنية على Scala. يقوم بإنشاء كود Verilog منخفض المستوى للمعالجة على ASIC وFPGA. وبالتالي، فهو يسمح لك باستخدام مبادئ OOP عند التطوير .
آفاق التحالف
يقول الخبراء أن مبادرة مؤسسة Linux ستجعل سوق المعالجات أكثر ديمقراطية وانفتاحًا على اللاعبين الجدد. في آي دي سي وأن الشعبية المتزايدة لمثل هذه المشاريع سيكون لها تأثير إيجابي على تطور تقنيات التعلم الآلي وأنظمة الذكاء الاصطناعي بشكل عام.
/ صورة PD
سيؤدي تطوير المعالجات مفتوحة المصدر أيضًا إلى تقليل تكلفة تصميم الرقائق المخصصة. ومع ذلك، لن يحدث هذا إلا إذا تمكنت مؤسسة Linux من جذب عدد كافٍ من المطورين.
مشاريع مماثلة
وتشارك منظمات أخرى في تطوير المشاريع المتعلقة بالأجهزة المفتوحة. ومن الأمثلة على ذلك اتحاد CXL، الذي قدم معيار Compute Express Link في منتصف شهر مارس. تشبه التقنية تقنية OmniXtend وتقوم أيضًا بتوصيل وحدة المعالجة المركزية (CPU) ووحدة معالجة الرسومات (GPU) وFPGA. لتبادل البيانات، يستخدم المعيار ناقل PCIe 5.0.
مشروع آخر يشارك في تطوير تقنيات المعالجات هو MIPS Open، والذي ظهر في ديسمبر 2018. تم إنشاء هذه المبادرة من قبل شركة Wave Computing الناشئة. خطة المطورين لوصول مجتمع تكنولوجيا المعلومات إلى أحدث مجموعات تعليمات MIPS 32 بت و64 بت. بداية المشروع في الأشهر المقبلة.
بشكل عام، أصبح نهج المصدر المفتوح مقبولًا بشكل عام ليس فقط للبرامج، ولكن أيضًا للأجهزة. مثل هذه المشاريع مدعومة من قبل الشركات الكبيرة. لذلك، من المتوقع ظهور المزيد من الأجهزة المستندة إلى معايير الأجهزة المفتوحة في السوق في المستقبل القريب.
أحدث المشاركات من مدونة شركتنا:
المشاركات من قناة Telegram لدينا:
المصدر: www.habr.com