وكما نعلم، فإن الانتقال إلى تقنية المعالجة بدقة 3 نانومتر سيكون مصحوبًا بالانتقال إلى بنية ترانزستور جديدة. بمصطلحات سامسونج، على سبيل المثال، ستكون هذه ترانزستورات MBCFET (قناة متعددة الجسور FET)، حيث ستبدو قناة الترانزستور كعدة قنوات تقع فوق بعضها البعض على شكل صفحات نانوية، محاطة من جميع الجوانب ببوابة (لمزيد من التفاصيل ، يرى ).
وفقًا للمطورين من المركز البلجيكي Imec، يعد هذا هيكل ترانزستور تقدميًا، ولكنه ليس مثاليًا، باستخدام بوابات FinFET العمودية. مثالي للعمليات التكنولوجية ذات مقاييس العناصر الأقل من 3 نانومتر الذي اقترحه البلجيكيون.
قامت شركة Imec بتطوير ترانزستور بصفحات مقسمة أو Forksheet. هذه هي نفس الصفحات النانوية العمودية مثل قنوات الترانزستور، ولكنها مفصولة بعازل عمودي. على أحد جانبي العازل الكهربائي، يتم إنشاء ترانزستور بقناة n، وعلى الجانب الآخر بقناة p. وكلاهما محاط بمصراع مشترك على شكل ضلع عمودي.
يعد تقليل المسافة على الرقاقة بين الترانزستورات ذات الموصلية المختلفة تحديًا كبيرًا آخر لمزيد من تقليص حجم العملية. أكدت عمليات محاكاة TCAD أن الترانزستور ذو الصفحة المقسمة سيوفر انخفاضًا بنسبة 20 بالمائة في مساحة القالب. بشكل عام، فإن بنية الترانزستور الجديدة ستقلل من ارتفاع الخلية المنطقية القياسية إلى 4,3 مسارًا. ستصبح الخلية أبسط، وهو ما ينطبق أيضًا على تصنيع خلية الذاكرة SRAM.
سيوفر الانتقال البسيط من ترانزستور صفحة نانوية إلى ترانزستور صفحة نانوية منقسمة زيادة في الأداء بنسبة 10% مع الحفاظ على الاستهلاك، أو انخفاضًا في الاستهلاك بنسبة 24% دون زيادة الأداء. أظهرت عمليات محاكاة عملية 2 نانومتر أن خلية SRAM التي تستخدم صفحات نانوية منفصلة ستوفر تقليلًا مشتركًا للمساحة وتحسينًا في الأداء يصل إلى 30% مع تباعد الوصلات p وn حتى 8 نانومتر.
المصدر: 3dnews.ru