في ضوء اقتراب حاجز إنتاج الرقائق، وهو استحالة المزيد من تقليص حجم العمليات التقنية، فإن التعبئة متعددة الرقائق من البلورات تأتي إلى الواجهة. سيتم قياس أداء المعالجات المستقبلية من خلال مدى تعقيد الحلول، أو الأفضل من ذلك، مدى تعقيدها. كلما تم تخصيص المزيد من الوظائف لشريحة معالج صغيرة، أصبحت المنصة بأكملها أكثر قوة وكفاءة. في هذه الحالة، سيكون المعالج نفسه عبارة عن منصة لكتلة من البلورات غير المتجانسة، متصلة بواسطة ناقل عالي السرعة، والتي لن تكون أسوأ (من حيث السرعة والاستهلاك) مما لو كانت بلورة واحدة متجانسة. بمعنى آخر، سيصبح المعالج لوحة أم ومجموعة من بطاقات التوسيع، بما في ذلك الذاكرة والأجهزة الطرفية وما إلى ذلك.
لقد أثبتت شركة Intel بالفعل تطبيق تقنيتين خاصتين للتغليف المكاني للبلورات المتباينة في حزمة واحدة. هذه هي EMIB و . الأول عبارة عن واجهات جسر مدمجة في الركيزة "المتصاعدة" للترتيب الأفقي للبلورات، والثاني عبارة عن ترتيب ثلاثي الأبعاد أو مكدس للبلورات باستخدام، من بين أمور أخرى، من خلال قنوات المعدنة الرأسية TSVs. وباستخدام تقنية EMIB، تنتج الشركة معالجات Stratix X من الجيل FPGAs ومعالجات Kaby Lake G الهجينة، وسيتم تطبيق تقنية Foveros في المنتجات التجارية في النصف الثاني من هذا العام. على سبيل المثال، سيتم استخدامه لإنتاج معالجات الكمبيوتر المحمول Lakefield.
وبطبيعة الحال، لن تتوقف إنتل عند هذا الحد، وستواصل العمل بنشاط على تطوير تقنيات التعبئة والتغليف التقدمية للرقائق. المنافسون يفعلون نفس الشيء. كيف ، وسامسونج تعملان على تطوير تقنيات للترتيب المكاني للبلورات (الشرائح الصغيرة) وتعتزمان الاستمرار في جلب الفرص الجديدة لأنفسهما.
في الآونة الأخيرة، في مؤتمر SEMICON West، إنتل مرة أخرى أن تقنياتها الخاصة بالتغليف متعدد الرقائق تتطور بوتيرة جيدة. قدم الحدث ثلاث تقنيات سيتم تنفيذها في المستقبل القريب. يجب أن يقال أن التقنيات الثلاث لن تصبح معايير صناعية. تحتفظ Intel بجميع التطورات لنفسها ولن توفرها إلا للعملاء من أجل التصنيع التعاقدي.
أول تقنية من ثلاث تقنيات جديدة للتغليف المكاني للرقائق الصغيرة هي Co-EMIB. هذا عبارة عن مزيج من تقنية واجهة جسر EMIB منخفضة التكلفة مع شرائح Foveros. يمكن ربط تصميمات مكدس الشرائح المتعددة من Foveros بروابط EMIB الأفقية في أنظمة معقدة دون التضحية بالإنتاجية أو الأداء. تدعي شركة Intel أن زمن الوصول والإنتاجية لجميع الواجهات متعددة الطبقات لن يكون أسوأ مما هو عليه في شريحة متجانسة. في الواقع، نظرًا للكثافة الشديدة للبلورات غير المتجانسة، سيكون الأداء العام وكفاءة استخدام الطاقة للحل والواجهات أعلى مما هو عليه في حالة الحل المتجانس.
ولأول مرة، يمكن استخدام تقنية Co-EMIB لإنتاج معالجات Intel الهجينة للكمبيوتر العملاق Aurora، المتوقع شحنه في أواخر عام 2021 (مشروع مشترك بين Intel وCray). تم عرض النموذج الأولي للمعالج في SEMICON West كمجموعة مكونة من 18 قالبًا صغيرًا على قالب واحد كبير (Foveros)، تم توصيل زوج منها أفقيًا بواسطة وصلة EMIB.
تسمى التقنية الثانية من تقنيات تغليف الرقائق المكانية الثلاث الجديدة من Intel بالربط متعدد الاتجاهات (ODI). هذه التقنية ليست أكثر من استخدام واجهات EMIB وFoveros للتوصيل الكهربائي الأفقي والرأسي للبلورات. ما جعل ODI عنصرًا منفصلاً هو حقيقة أن الشركة قامت بتوفير مصدر طاقة للشرائح الصغيرة في المكدس باستخدام اتصالات TSV الرأسية. وهذا النهج سيجعل من الممكن توزيع الغذاء بشكل فعال. في الوقت نفسه، يتم تقليل مقاومة قنوات TSV 70 ميكرومتر لإمدادات الطاقة بشكل كبير، مما سيؤدي إلى تقليل عدد القنوات المطلوبة لتزويد الطاقة وتحرير المساحة على الشريحة للترانزستورات (على سبيل المثال).
أخيرًا، أطلقت إنتل على الواجهة من شريحة إلى شريحة اسم MDIO، وهي التقنية الثالثة للتغليف المكاني. هذا هو ناقل الواجهة المتقدم (AIB) في شكل طبقة مادية لتبادل الإشارات بين الرقائق. بالمعنى الدقيق للكلمة، هذا هو الجيل الثاني من ناقل AIB، الذي تعمل شركة Intel على تطويره لصالح DARPA. تم طرح الجيل الأول من AIB في عام 2017 مع القدرة على نقل البيانات عبر كل جهة اتصال بسرعة 2 جيجابت/ثانية. سيوفر ناقل MDIO التبادل بسرعة 5,4 جيجابت/ثانية. سيصبح هذا الرابط منافسًا لحافلة TSMC LIPINCON. سرعة نقل LIPINCON أعلى - 8 جيجابت/ثانية، لكن Intel MDIO لديها كثافة جيجابايت/ثانية أعلى لكل مليمتر: 200 مقابل 67، لذلك تدعي إنتل تطورًا ليس أسوأ من منافسها.
المصدر: 3dnews.ru