Як мы ведаем, пераход на тэхпрацэс з нормамі 3 нм будзе суправаджацца пераходам на новую архітэктуру транзістара. У тэрмінах кампаніі Samsung, напрыклад, гэта будуць транзістары MBCFET (Multi Bridge Channel FET), у якіх транзістарны канал будзе выглядаць як некалькі размешчаных сябар над сябрам каналаў у выглядзе нанастаронак, акружаных са ўсіх бакоў засаўкай (падрабязней гл. у ).
На думку распрацоўшчыкаў з бельгійскага цэнтра Imec гэта прагрэсіўная, але не ідэальная структура транзістара з выкарыстаннем вертыкальных засавак FinFET. Ідэальнай для тэхпрацэсаў з маштабам элементаў менш за 3 нм будзе , якую прапанавалі бельгійцы.
У Imec распрацавалі транзістар з паасобнымі старонкамі ці Forksheet. Гэта тыя ж вертыкальныя нанастаронкі ў якасці каналаў транзістараў, але падзеленыя вертыкальным дыэлектрыкам. З аднаго боку дыэлектрыка ствараецца транзістар з n-каналам, з другога — з p-каналам. І абодва яны акружаны агульнай засаўкай у выглядзе вертыкальнага рабра.
Скараціць адлегласць на крышталі паміж транзістарамі з рознай праводнасцю – вось яшчэ адзін галоўны выклік для далейшага зніжэння маштабу тэхналагічнага працэсу. Мадэляванне TCAD пацвердзіла, што транзістар з паасобнымі старонкамі забяспечыць 20-адсоткавае памяншэнне пляца крышталя. У агульным выпадку новая архітэктура транзістара знізіць стандартную вышыню лагічнага вочка да 4,3 трэкаў. Ячэйка стане прасцей, што таксама ставіцца да выраба вочка памяці SRAM.
Просты пераход ад нанастаронкавага транзістара да транзістара з паасобнымі нанастаронкамі забяспечыць рост прадукцыйнасці на 10% з захаваннем спажывання або скарачэнне спажывання на 24% без прыросту прадукцыйнасці. Мадэляванне для 2-нм тэхпрацэсу паказала, што вочка SRAM з выкарыстаннем паасобных нанастаронак забяспечыць камбінаванае памяншэнне пляца і падвышэнне прадукцыйнасці да 30 % пры разнясенні пераходаў p- і n- да 8 нм.
Крыніца: 3dnews.ru