Публикуван Vortex 3.0, отворен GPGPU на база архитектурата RISC-V

Достъпен е новият релиз на проекта Vortex 3.0, който развива отворен GPGPU на базата на архитектурата на набор инструкции RISC-V, предназначен за изпълнение на паралелни изчисления с използването на API OpenCL и модела за изпълнение SIMT (Single Instruction, Multiple Threads). Проектът може също да се използва за изследвания в областта на 3D графиката и за разработване на нови архитектури на GPU. Схеми, описания на хардуерни блокове на Verilog, симулатор, драйвери и свързаната проектна документация се разпространяват под лицензия Apache 2.0.

Основата на GPGPU е стандартният ISA RISC-V, разширен с допълнителни инструкции за поддръжка на функции на GPU и управление на потоци. Промените в архитектурата на набора команди RISC-V са сведени до минимум и по възможност се използват вече съществуващите векторни инструкции. Сред допълнителните инструкции: „tex“ за ускоряване на обработката на текстури; vx_rast за управление на растеризацията, vx_rop за обработка на фрагменти, дълбочина и прозрачност; vx_imadd за извършване на операция „умножи и сложи“; vx_wspawn, vx_split, vx_join, vx_tmc и vx_bar за активиране на групи потоци (wavefront), изпълнявани паралелно от SIMD Engine.

Развиваното GPGPU поддържа 32- и 64-битови архитектури на набора команди RISC-V RV32IMF и RV64IMAFD, и може да включва опционална споделена памет, кешове от ниво L1, L2 и L3, както и променлив брой ядра, блокове задачи (warps) и потоци. За всяко ядро е предвидена възможност за конфигуриране на променлив брой ALU, FPU, LSU и SFU. За изграждане на прототипи могат да се използват FPGA Xilinx и Altera, а за симулация на работата на чипа да се прилагат Verilator (симулатор на Verilog), RTLSIM (симулация на RTL) и SimX (программна симулация).

За разработване на приложения се предлага инструментариум, който включва вариации PoCL (компилатор и runtime OpenCL), адаптирани за работа с Vortex, LLVM/Clang, GCC и Binutils. Проектът поддържа спецификация OpenCL 1.2 и в резултат на транслацията в OpenCL е реализирана поддръжката на междинно представяне на шейдъри SPIR-V.

Сред промените в Vortex 3.0:

• Добавен е хардуерен графичен стек, включващ блокове за растеризация, наслагване на текстури и сливане на изходните данни (OM - Output Merger). За Mesa на базата на реализирания графичен стек и софтуерния растеризатор lavapipe е подготвен Vulkan драйвер vortexpipe.
• Разширени са възможностите на тензорното ядро, предназначено за ускоряване на изпълнението на модели за машинно обучение, с поддръжка на структурна разреденост (structured sparsity) за компресиране на тегловни матрици.
• Реализирана е операция WGMMA (умножение на матрици на ниво warpgroup) за асинхронно умножение на матрици.
• Добавен е двигател DXA (уAccelerated Data Transfer) за ускоряване на трансфера на данни от глобалната в локалната памет.
• Реализирана е нова архитектура, основана на командния процесор (CP, Command Processor) и хардуерен планировчик на изчислителни ядра (KMU — Kernel Management Unit), която позволява пренос на операции за разпределение на изчислителните потоци извън чипа.
• Предложена е нова runtime-библиотека, работеща в неблокиращ режим и предоставяща абстракции, транслиращи се в хардуерно асинхронно изпълнявани команди. Поддържат се опашки, събития, модули и синхронизация на базата на асинхронни бариери със семантика arrive/wait/event.
• Добавена е поддръжка за съкратени инструкции RISC-V (RVC).
• Реализирана е хардуерна поддръжка на атомарни операции (Hardware Atomics).
• Напълно преработен е FPU и предложени нови множители (Wallace-tree, Folded-radix) и събирачи (Kogge-Stone).
• Добавен е стек с виртуална памет, основан на блока за управление на паметта (MMU) с поддръжка на 32-битна архитектура на виртуализация SV32.
• Подкрепа за разширението Zicond на RISC-V с реализация на условни операции.
• Интегрирано е управление на тактовата честота (clock gating).
• Реализирана е поддръжка на езика HIP (Heterogeneous Interface for Portability) чрез рамката chipStar, която трансформира HIP в SPIR-V.
• Осигурена е пълна интеграция с емулатора GEM5 и добавена поддръжка за SimX симулатор на архитектура TLM (Transaction-Level Modeling).
• Добавена е поддръжка на инструментариите Synopsys и Yosys за синтез на логика за производство на чипове, както и поддръжка на библиотеки за стандартни елементи ASAP7 (7nm), SAED14 (14nm) и NanGate (15nm).
• Референтният инструментариум е обновен до LLVM 20 и POCL 7.0.

Източник: opennet.ru