Малко хора знаят, че архитектурата на процесора ARC е една от най-разпространените архитектури наред с ARM, MIPS и x86. Разработена през 80-те години на миналия век, архитектурата ARC се прилага в различни микроконтролери за най-широк спектър от високотехнологични продукти, а всяка година се произвеждат около устройства.
Скоро корпорацията Synopsys обяви ново поколение 32- и 64-битови ядра за процесори ARC, които обещават да увеличат производителността трикратно в сравнение с предшествениците си и ще позволят изграждането на системи на чип с 12 ядра. По този начин, новите ядра ще позволят на Synopsys да конкурира ARM в редица нови направления.
„Вградените приложения като контролери за твърдотелни дискове или мрежово оборудване стават все по-сложни, което изисква значително увеличаване на производителността при ограничено потребление на енергия и размер“, каза Джон Кьотър, старши вицепрезидент по маркетинг и стратегии в областта на интелектуалната собственост в Synopsys. „С въвеждането на новата архитектура ARCv3 и ядрата ARC HS5x и HS6x разработчиците ще могат да задоволят растящите изисквания за производителност на своите SoC днес и в бъдеще“.
Новите семейства процесори Synopsys DesignWare ARC включват 32-битови ядра и 64-битови ядра . Тези наскоро обявени процесори са предназначени за широк спектър от приложения, като контролери за твърдотелни дискове (SSD), мрежови контролери, автопилоти за превозни средства, информационно-развлекателни системи за автомобили и много други. Вземайки предвид растящите изисквания за обеми оперативна памет, 64-битовите ARC HD6x ще позволят изграждането на системи с 4.5 Пбайт DRAM, докато устройствата, базирани на ARC HD5x, ще трябва да се ограничат до по-малки обеми. Въпреки това, реалните обеми на поддържаната оперативна памет вероятно ще бъдат продиктувани от използваната операционна система, а видимите предимства на 64-битовите CPU — по-широк конвейер и по-голям файл от регистри.
Що се отнася до архитектурите DesignWare ARC HS5x и DesignWare ARC HS6x, те поддържат командния набор ARCv3, който може да бъде разширен с инструкции APEX (ARC Processor EXtensions), ако на някой от клиентите е необходимо нещо специфично. Освен това, ARC HS57D е оборудван с цифров сигнален процесор ARCv3DSP, поддържащ 150 инструкции. Новите ядра имат дълбочина на конвейера от 10 стъпки, могат да изпълняват две инструкции на такт и са оборудвани с 128-битов модул за операции с плаваща запетая. В същото време, най-усъвършенстваните версии на ядрата поддържат кеш втора степен (L2) с размер до 16 Мбайта.
Ако говорим за производителност, Synopsys заявява 3 DMIPS на MHz в целочислени изчисления, както и 5,1 CoreMark на MHz, което е много добре за миниатюрни ядра с минимална консумация на енергия. Така, 3 DMIPS на MHz е по-високо от доста мощни процесори , докато 5,1 CoreMark на MHz е по-високо от всяко
Процесорните ядра Synopsys DesignWare ARC HS5x и HS6x | |||||
| HS5x | HS6x | ||||
| HS56 | HS57D | HS58 | HS66 | HS68 | |
| Команден набор | ARCv3 | ||||
| Инструкции APEX | Поддържат се | ||||
| Разредност | 32-битова | 64-битова | |||
| Инструкции на такт | 2 | ||||
| Дължина на конвейера | 10 стъпки | ||||
| DSP | — | ARCv3DSP 150 инструкции | — | — | — |
| Точност на FPU | FP16, FP32, FP64 | ||||
| Процесорен клъстер | 12 ядра | ||||
| Ускорители на клъстер | 16 ускорителя | ||||
| L1 | Кеш инструкции + Кеш данни | ||||
| L2 | — | — | 16 Мбайта | — | 16 Мбайта |
| Максимален обем памет | 64 Гбайта (в зависимост от ОС) | 4,5 Петабайта | |||
| Честота (на t/p 16FFC) | 1,8 ГГц | ||||
| DMIPS | 5400 DMIPS на ядро / 3 DMIPS на MHz | ||||
| CoreMark | 9180 CoreMark на ядро / 5,1 CoreMark на MHz | ||||
Една от ключовите особености на новото семейство DesignWare ARC HS5x и DesignWare ARC HS6x е възможността за изграждане на системи-на-чип (system-on-chip, SoC) с 12 процесорни ядра общо предназначение и 16 специализирани ускорителя. Всяко ядро/ускорител в такава система работи на собствена тактова честота и използва собствена подсистема за захранване, за да максимизира енергийната ефективност. Наред с новите ядра, Synopsys предлага и вътрешно-процессорно кеш-когерентно свързване със скорост на предаване на данни от 800 Гбайта/с.
Този вид SoC, базирани на архитектурата ARC, не са много разпространени днес, но като се има предвид перспективните процесори за системи за автопилотиране, съхранение на данни, управление на потоците от данни, многоядреност и различни ускорители, те се оказват изключително полезни. Последното дава на Synopsys възможност да конкурира с ядрата ARM за място в SoC за посочените приложения, нещо, което досега не се е случвало. Така ядрата DesignWare ARC HS5x и DesignWare ARC HS6x вече са привлекли интереса на производителя на твърдотелни устройства Starblaze.
„Разработчиците на високопроизводителни вградени решения постоянно се сблъскват с нови предизвикателства в търсенето на висока производителност при работа с големи обеми памет и ограничения в консумацията на енергия и размерите“, каза Брюс Чен, главен научен служител на Starblaze. „Възможностите на новите 32-битови процесори ARC HS5x и 64-битови процесори HS6x на Synopsys в сферата на многоядреността ще ни позволят да постигнем ново ниво на ефективност в потреблението на енергия, което не се предлага от другите процесори на пазара в момента.“
Synopsys ще започне да предлага ядрата ARC HS56, HS57D, HS58, HS66, HS68, както и техните многопроцесорни версии HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP, започвайки от трето тримесечие на 2020 г. Освен това компанията ще предложи пакет ARC MetaWare Development Toolkit за разработка на микрочипове на базата на тези ядра, също така симулатор и валидатор за проверка на работоспособността на SoC преди реализацията на кремний. Що се отнася до поддръжката от операционни системи, новите ядра ще бъдат съвместими с редица дистрибуции на Linux, Zephyr, както и с различни фирмени операционни системи.
Източник: 3dnews.ru
