ΠΠ±ΡΠ²Π΅Π½ΠΎ Π΅ ΡΡΠ·Π΄Π°Π²Π°Π½Π΅ΡΠΎ Π½Π° Π½ΠΎΠ²Π° Π½Π΅ΠΏΡΠ°Π²ΠΈΡΠ΅Π»ΡΡΠ²Π΅Π½Π° ΠΎΡΠ³Π°Π½ΠΈΠ·Π°ΡΠΈΡ Open-Source FPGA Foundation (OSFPGA), Π½Π°ΡΠΎΡΠ΅Π½Π° ΠΊΡΠΌ ΡΠ°Π·Π²ΠΈΡΠΈΠ΅ΡΠΎ, ΠΏΠΎΠΏΡΠ»ΡΡΠΈΠ·ΠΈΡΠ°Π½Π΅ΡΠΎ ΠΈ ΡΡΠ·Π΄Π°Π²Π°Π½Π΅ΡΠΎ Π½Π° ΡΡΠ΅Π΄Π° Π·Π° ΡΡΠ²ΠΌΠ΅ΡΡΠ½ΠΎ ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ²Π°Π½Π΅ Π½Π° ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ Ρ Π°ΡΠ΄ΡΠ΅ΡΠ½ΠΈ ΠΈ ΡΠΎΡΡΡΠ΅ΡΠ½ΠΈ ΡΠ΅ΡΠ΅Π½ΠΈΡ, ΡΠ²ΡΡΠ·Π°Π½ΠΈ Ρ ΠΈΠ·ΠΏΠΎΠ»Π·Π²Π°Π½Π΅ΡΠΎ Π½Π° ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΈΡΠ°Π½ΠΈ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈ ΠΈΠ½ΡΠ΅Π³ΡΠ°Π»Π½ΠΈ ΡΡ Π΅ΠΌΠΈ FPGA (ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΈΡΠ°Π½Π° ΠΎΡ ΠΏΠΎΡΡΠ΅Π±ΠΈΡΠ΅Π»Ρ Π²Π΅Π½ΡΠΈΠ»Π½Π° ΠΌΠ°ΡΡΠΈΡΠ°), ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ²Π°ΡΠΈ ΠΏΡΠ΅ΠΎΠΏΡΠΎΠ³ΡΠ°ΠΌΠΈΡΠ°Π½Π΅ Π½Π° Π»ΠΎΠ³ΠΈΠΊΠ°ΡΠ° ΡΠ»Π΅Π΄ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΡΡΠ²ΠΎΡΠΎ Π½Π° ΡΠΈΠΏΠ°. ΠΠ»ΡΡΠΎΠ²ΠΈΡΠ΅ Π΄Π²ΠΎΠΈΡΠ½ΠΈ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ (AND, NAND, OR, NOR ΠΈ XOR) Π² ΡΠ°ΠΊΠΈΠ²Π° ΡΠΈΠΏΠΎΠ²Π΅ ΡΠ΅ ΡΠ΅Π°Π»ΠΈΠ·ΠΈΡΠ°Ρ Ρ ΠΏΠΎΠΌΠΎΡΡΠ° Π½Π° Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈ Π²Π΅Π½ΡΠΈΠ»ΠΈΡΠ΅ (ΠΏΡΠ΅Π²ΠΊΠ»ΡΡΠ²Π°ΡΠ΅Π»ΠΈ), ΠΊΠΎΠΈΡΠΎ ΠΈΠΌΠ°Ρ ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²ΠΎ Π²Ρ ΠΎΠ΄ΠΎΠ²Π΅ ΠΈ Π΅Π΄ΠΈΠ½ ΠΈΠ·Ρ ΠΎΠ΄, ΡΠΈΡΡΠΎ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΡ Π½Π° Π²ΡΡΠ·ΠΊΠΈΡΠ΅ ΠΌΠΎΠΆΠ΅ Π΄Π° Π±ΡΠ΄Π΅ ΠΏΡΠΎΠΌΠ΅Π½ΡΠ½Π° ΠΏΡΠΎΠ³ΡΠ°ΠΌΠ½ΠΎ.
Π‘ΡΠ΅Π΄ ΡΡΡΠ΅Π΄ΠΈΡΠ΅Π»ΠΈΡΠ΅ Π½Π° ΠΎΡΠ³Π°Π½ΠΈΠ·Π°ΡΠΈΡΡΠ° OSFPGA ΡΠ° Π½ΡΠΊΠΎΠΈ Π²ΠΈΠ΄Π½ΠΈ ΠΈΠ·ΡΠ»Π΅Π΄ΠΎΠ²Π°ΡΠ΅Π»ΠΈ Π½Π° ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΠΈ, ΡΠ²ΡΡΠ·Π°Π½ΠΈ Ρ FPGA, ΠΏΡΠ΅Π΄ΡΡΠ°Π²Π»ΡΠ²Π°ΡΠΈ ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈ ΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΈ ΠΊΠ°ΡΠΎ EPFL, QuickLogic, Zero ASIC ΠΈ GSG Group. ΠΠΎΠ΄ Π΅Π³ΠΈΠ΄Π°ΡΠ° Π½Π° Π½ΠΎΠ²Π°ΡΠ° ΠΎΡΠ³Π°Π½ΠΈΠ·Π°ΡΠΈΡ ΡΠ΅ ΡΠ΅ ΡΠ°Π·Π²ΠΈΠ²Π° Π½Π°Π±ΠΎΡ ΠΎΡ ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ ΠΈ Π±Π΅Π·ΠΏΠ»Π°ΡΠ½ΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠΈ Π·Π° Π±ΡΡΠ·ΠΎ ΠΈΠ·Π³ΡΠ°ΠΆΠ΄Π°Π½Π΅ Π½Π° ΠΏΡΠΎΡΠΎΡΠΈΠΏΠΈ Π½Π° Π±Π°Π·Π°ΡΠ° Π½Π° ΡΠΈΠΏΠΎΠ²Π΅ FPGA ΠΈ Π·Π° ΠΏΠΎΠ΄Π΄ΡΡΠΆΠΊΠ° Π½Π° ΡΡΠ΅Π΄ΡΡΠ²Π° Π·Π° Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΡ Π½Π° ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠ°Π½Π΅ΡΠΎ Π½Π° Π΅Π»Π΅ΠΊΡΡΠΎΠ½ΠΈΠΊΠ° (EDA). ΠΡΠ³Π°Π½ΠΈΠ·Π°ΡΠΈΡΡΠ° ΡΡΡΠΎ ΡΠ°ΠΊΠ° ΡΠ΅ ΠΊΠΎΠΎΡΠ΄ΠΈΠ½ΠΈΡΠ° ΡΡΠ²ΠΌΠ΅ΡΡΠ½Π°ΡΠ° ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠ° Π½Π° ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ ΡΡΠ°Π½Π΄Π°ΡΡΠΈ, ΡΠ²ΡΡΠ·Π°Π½ΠΈ Ρ FPGA, ΠΏΡΠ΅Π΄ΠΎΡΡΠ°Π²ΡΠΉΠΊΠΈ Π½Π° ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈΡΠ΅ Π½Π΅ΡΡΡΠ°Π»Π½Π° ΠΏΠ»Π°ΡΡΠΎΡΠΌΠ° Π·Π° ΠΎΠ±ΠΌΠ΅Π½ Π½Π° ΠΎΠΏΠΈΡ ΠΈ ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΠΈ.
ΠΡΠ°ΠΊΠ²Π° ΡΠ΅, ΡΠ΅ Π±Π»Π°Π³ΠΎΠ΄Π°ΡΠ΅Π½ΠΈΠ΅ Π½Π° Π΄Π΅ΠΉΠ½ΠΎΡΡΡΠ° Π½Π° OSFPGA, ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈΡΠ΅ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΠΈΡΠ΅Π»ΠΈ Π½Π° ΡΠΈΠΏΠΎΠ²Π΅ ΡΠ΅ ΠΌΠΎΠ³Π°Ρ Π΄Π° ΡΠ΅ ΠΎΡΡΡΠ²Π°Ρ ΠΎΡ Π½ΡΠΊΠΎΠΈ ΠΈΠ½ΠΆΠ΅Π½Π΅ΡΠ½ΠΈ ΠΏΡΠΎΡΠ΅ΡΠΈ ΠΏΡΠΈ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΡΡΠ²ΠΎΡΠΎ Π½Π° FPGA, ΡΠ°Π·ΡΠ°Π±ΠΎΡΡΠΈΡΠΈΡΠ΅ Π½Π° ΠΊΡΠ°ΠΉΠ½ΠΈ ΡΠ΅ΡΠ΅Π½ΠΈΡ ΡΠ΅ ΠΏΠΎΠ»ΡΡΠ°Ρ Π³ΠΎΡΠΎΠ² Π·Π° Π½Π°ΡΡΡΠΎΠΉΠΊΠ° ΡΠΎΡΡΡΠ΅ΡΠ΅Π½ ΡΡΠ΅ΠΊ Π·Π° FPGA ΠΈ ΡΠ΅ Π±ΡΠ΄Π΅ ΡΡΡΠ°Π½ΠΎΠ²Π΅Π½Π° ΡΡΠ²ΠΌΠ΅ΡΡΠ½Π° ΡΠ°Π±ΠΎΡΠ° ΠΏΠΎ ΡΡΠ·Π΄Π°Π²Π°Π½Π΅ΡΠΎ Π½Π° Π½ΠΎΠ²ΠΈ Π²ΠΈΡΠΎΠΊΠΎΠΊΠ°ΡΠ΅ΡΡΠ²Π΅Π½ΠΈ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠΈ. ΠΠΎΠ΄ΡΠ΅ΡΡΠ°Π²Π° ΡΠ΅, ΡΠ΅ Π² ΠΏΡΠ΅Π΄ΠΎΡΡΠ°Π²ΡΠ½ΠΈΡΠ΅ ΠΎΡ OSFPGA ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠΈ ΡΠ΅ ΡΠ΅ ΠΏΠΎΠ΄Π΄ΡΡΠΆΠ° Π½Π°ΠΉ-Π²ΠΈΡΠΎΠΊΠΎ Π½ΠΈΠ²ΠΎ Π½Π° ΠΊΠ°ΡΠ΅ΡΡΠ²ΠΎ, ΡΡΠΎΡΠ²Π΅ΡΡΡΠ²Π°ΡΠΎ ΠΈΠ»ΠΈ Π½Π°Π΄Π²ΠΈΡΠ°Π²Π°ΡΠΎ ΠΈΠ·ΠΈΡΠΊΠ²Π°Π½ΠΈΡΡΠ° Π½Π° ΠΈΠ½Π΄ΡΡΡΡΠΈΠ°Π»Π½ΠΈΡΠ΅ ΡΡΠ°Π½Π΄Π°ΡΡΠΈ.
ΠΡΠ½ΠΎΠ²Π½ΠΈ ΡΠ΅Π»ΠΈ Π½Π° Open-Source FPGA Foundation:
- ΠΡΠ΅Π΄ΠΎΡΡΠ°Π²ΡΠ½Π΅ Π½Π° ΡΠ΅ΡΡΡΡΠΈ ΠΈ ΠΈΠ½ΡΡΠ°ΡΡΡΡΠΊΡΡΡΠ° Π·Π° ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠ° Π½Π° Π½Π°Π±ΠΎΡ ΠΎΡ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠΈ, ΡΠ²ΡΡΠ·Π°Π½ΠΈ Ρ Ρ Π°ΡΠ΄ΡΠ΅ΡΠ° ΠΈ ΡΠΎΡΡΡΠ΅ΡΠ° Π½Π° FPGA.
- ΠΠΎΠΏΡΠ»ΡΡΠΈΠ·ΠΈΡΠ°Π½Π΅ Π½Π° ΠΈΠ·ΠΏΠΎΠ»Π·Π²Π°Π½Π΅ΡΠΎ Π½Π° ΡΠ΅Π·ΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠΈ ΡΡΠ΅Π· ΠΏΡΠΎΠ²Π΅ΠΆΠ΄Π°Π½Π΅ Π½Π° ΡΠ°Π·Π»ΠΈΡΠ½ΠΈ ΡΡΠ±ΠΈΡΠΈΡ.
- ΠΡΠΈΠ³ΡΡΡΠ²Π°Π½Π΅ Π½Π° ΠΏΠΎΠ΄Π΄ΡΡΠΆΠΊΠ°, ΡΠ°Π·Π²ΠΈΡΠΈΠ΅ ΠΈ ΠΎΡΠΊΡΠΈΡΠΎΡΡ Π½Π° ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠ° Π·Π° ΠΈΠ·ΡΠ»Π΅Π΄Π²Π°Π½Π΅ Π½Π° Π°Π²Π°Π½Π³Π°ΡΠ΄Π½ΠΈ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠΈ Π½Π° FPGA, ΠΊΠ°ΠΊΡΠΎ ΠΈ ΡΠ²ΡΡΠ·Π°Π½ΠΈΡΠ΅ ΡΠΎΡΡΡΠ΅ΡΠ½ΠΈ ΠΈ Ρ Π°ΡΠ΄ΡΠ΅ΡΠ½ΠΈ ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠΈ.
- ΠΠΎΠ΄Π΄ΡΡΠΆΠ°Π½Π΅ Π½Π° ΠΊΠ°ΡΠ°Π»ΠΎΠ³ Ρ ΠΎΠ±ΡΠ΅ΡΡΠ²Π΅Π½ΠΎ Π΄ΠΎΡΡΡΠΏΠ½ΠΈ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠΈ Π½Π° FPGA, ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΠΈ Π·Π° ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠ°Π½Π΅ ΠΈ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ Π½Π° ΠΏΠ»Π°ΡΠΊΠΈ, Π·Π°ΠΈΠΌΡΡΠ²Π°Π½ΠΈ ΠΎΡ ΠΏΡΠ±Π»ΠΈΠΊΠ°ΡΠΈΠΈ ΠΈ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π½Π° ΠΏΠ°ΡΠ΅Π½ΡΠΈ Ρ ΠΈΠ·ΡΠ΅ΠΊΡΠ» ΡΡΠΎΠΊ Π½Π° Π΄Π΅ΠΉΡΡΠ²ΠΈΠ΅.
- ΠΠΎΠ΄Π³ΠΎΡΠΎΠ²ΠΊΠ° ΠΈ ΠΏΡΠ΅Π΄ΠΎΡΡΠ°Π²ΡΠ½Π΅ Π½Π° Π΄ΠΎΡΡΡΠΏ Π΄ΠΎ ΠΎΠ±ΡΡΠΈΡΠ΅Π»Π½ΠΈ ΠΌΠ°ΡΠ΅ΡΠΈΠ°Π»ΠΈ, ΠΊΠΎΠΈΡΠΎ ΠΏΠΎΠΌΠ°Π³Π°Ρ Π·Π° ΡΠΎΡΠΌΠΈΡΠ°Π½Π΅ Π½Π° ΠΎΠ±ΡΠ½ΠΎΡΡΡΠ° Π½Π° Π·Π°ΠΈΠ½ΡΠ΅ΡΠ΅ΡΠΎΠ²Π°Π½ΠΈΡΠ΅ ΡΠ°Π·ΡΠ°Π±ΠΎΡΡΠΈΡΠΈ.
- ΠΠΏΡΠΈΠΌΠΈΠ·ΠΈΡΠ°Π½Π΅ Π½Π° Π²Π·Π°ΠΈΠΌΠΎΠ΄Π΅ΠΉΡΡΠ²ΠΈΠ΅ΡΠΎ Ρ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΠΈΡΠ΅Π»ΠΈΡΠ΅ Π½Π° ΡΠΈΠΏΠΎΠ²Π΅, Π·Π° Π΄Π° ΡΠ΅ Π½Π°ΠΌΠ°Π»ΡΡ ΡΠ°Π·Ρ ΠΎΠ΄ΠΈΡΠ΅ ΠΈ Π²ΡΠ΅ΠΌΠ΅ΡΠΎ Π·Π° ΡΠ΅ΡΡΠ²Π°Π½Π΅ ΠΈ ΠΏΡΠΎΠ²Π΅ΡΠΊΠ° Π½Π° Π½ΠΎΠ²ΠΈ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠΈ Π½Π° FPGA ΠΈ ΠΎΠ±ΠΎΡΡΠ΄Π²Π°Π½Π΅.
Π‘Π²ΡΡΠ·Π°Π½ΠΈ Ρ ΠΏΡΠΎΠ΅ΠΊΡΠ° ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΠΈ:
- OpenFPGA β ΠΊΠΎΠΌΠΏΠ»Π΅ΠΊΡ Π·Π° Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΡ Π½Π° ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠ°Π½Π΅ΡΠΎ Π½Π° Π΅Π»Π΅ΠΊΡΡΠΎΠ½Π½ΠΈ ΡΡΠ΅Π΄ΠΈ (EDA) Π·Π° FPGA, ΠΊΠΎΠΉΡΠΎ ΠΏΠΎΠ΄Π΄ΡΡΠΆΠ° Π³Π΅Π½Π΅ΡΠΈΡΠ°Π½Π΅ Π½Π° Π΄ΠΈΠ·Π°ΠΉΠ½ΠΈ Π½Π° Π±Π°Π·Π°ΡΠ° Π½Π° ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π½Π° Verilog.
- 1st CLaaS β ΡΠ°ΠΌΠΊΠ°, ΠΊΠΎΡΡΠΎ ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ²Π° ΠΈΠ·ΠΏΠΎΠ»Π·Π²Π°Π½Π΅ΡΠΎ Π½Π° FPGA Π·Π° ΡΡΠ·Π΄Π°Π²Π°Π½Π΅ Π½Π° Ρ Π°ΡΠ΄ΡΠ΅ΡΠ½ΠΈ ΡΡΠΊΠΎΡΠΈΡΠ΅Π»ΠΈ Π·Π° ΡΠ΅Π± ΠΈ ΠΎΠ±Π»Π°ΡΠ½ΠΈ ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΡ.
- Verilog-to-Routing (VTR) β ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½Ρ, ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ²Π°Ρ Π½Π° Π±Π°Π·Π°ΡΠ° Π½Π° ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π½Π° Verilog Π΄Π° ΡΠ΅ ΡΡΠ·Π΄Π°Π΄Π΅ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΡ Π½Π° ΠΈΠ·Π±ΡΠ°Π½ FPGA.
- Symbiflow β ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½Ρ Π·Π° ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠ° Π½Π° ΡΠ΅ΡΠ΅Π½ΠΈΡ Π½Π° Π±Π°Π·Π° FPGA Xilinx 7, Lattice iCE40, Lattice ECP5 ΠΈ QuickLogic EOS S3.
- Yosys β ΡΡΠ΅ΠΉΠΌΠ²ΠΎΡΠΊ Π·Π° ΡΠΈΠ½ΡΠ΅Π· Π½Π° Verilog RTL Π·Π° ΡΠΈΠΏΠΈΡΠ½ΠΈ ΠΎΠ±Π»Π°ΡΡΠΈ Π½Π° ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΠ΅.
- EPFL β ΠΊΠΎΠ»Π΅ΠΊΡΠΈΡ ΠΎΡ Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΠΊΠΈ Π·Π° ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠ° Π½Π° ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΡ Π·Π° Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈ ΡΠΈΠ½ΡΠ΅Π·.
- LSOracle β Π½Π°Π΄ΡΡΡΠΎΠΉΠΊΠ° Π½Π° Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΠΊΠΈΡΠ΅ EPFL Π·Π° ΠΎΠΏΡΠΈΠΌΠΈΠ·Π°ΡΠΈΡ Π½Π° ΡΠ΅Π·ΡΠ»ΡΠ°ΡΠΈΡΠ΅ ΠΎΡ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΡΠΈΠ½ΡΠ΅Π·.
- Edalize β ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½Ρ Π½Π° Python Π·Π° Π²Π·Π°ΠΈΠΌΠΎΠ΄Π΅ΠΉΡΡΠ²ΠΈΠ΅ Ρ ΡΠΈΡΡΠ΅ΠΌΠΈ Π·Π° Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΡ Π½Π° ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠ°Π½Π΅ Π½Π° Π΅Π»Π΅ΠΊΡΡΠΎΠ½Π½ΠΈ ΡΡΡΡΠΎΠΉΡΡΠ²Π° (EDA) ΠΈ Π³Π΅Π½Π΅ΡΠΈΡΠ°Π½Π΅ Π½Π° ΠΏΡΠΎΠ΅ΠΊΡΠ½ΠΈ ΡΠ°ΠΉΠ»ΠΎΠ²Π΅ Π·Π° ΡΡΡ .
- GHDL β ΠΊΠΎΠΌΠΏΠΈΠ»Π°ΡΠΎΡ, Π°Π½Π°Π»ΠΈΠ·Π°ΡΠΎΡ, ΡΠΈΠΌΡΠ»Π°ΡΠΎΡ ΠΈ ΡΠΈΠ½ΡΠ΅Π·Π°ΡΠΎΡ Π·Π° Π΅Π·ΠΈΠΊΠ° Π·Π° ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π½Π° Π°ΠΏΠ°ΡΠ°ΡΡΡΠ° VHDL.
- VerilogCreator β ΠΏΠ»ΡΠ³ΠΈΠ½ Π·Π° QtCreator, ΠΊΠΎΠΉΡΠΎ ΠΏΡΠ΅Π²ΡΡΡΠ° ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΠ΅ΡΠΎ Π² ΡΡΠ΅Π΄Π° Π·Π° ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠ° Π½Π° Verilog 2005.
- FuseSoC β ΠΏΠ°ΠΊΠ΅ΡΠ΅Π½ ΠΌΠ΅Π½ΠΈΠ΄ΠΆΡΡ Π·Π° HDL (Hardware Description Language) ΠΊΠΎΠ΄ ΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½Ρ Π·Π° Π°Π±ΡΡΡΠ°Ρ ΠΈΡΠ°Π½Π΅ Π½Π° ΠΊΠΎΠΌΠΏΠΈΠ»Π°ΡΠΈΡΡΠ° Π·Π° FPGA/ASIC.
- SOFA (Skywater Open-source FPGA) β Π½Π°Π±ΠΎΡ ΠΎΡ ΠΎΡΠ²ΠΎΡΠ΅Π½ΠΈ IP (ΠΈΠ½ΡΠ΅Π»Π΅ΠΊΡΡΠ°Π»Π½Π° ΡΠΎΠ±ΡΡΠ²Π΅Π½ΠΎΡΡ) Π·Π° FPGA, ΡΡΠ·Π΄Π°Π΄Π΅Π½ΠΈ Ρ ΠΏΠΎΠΌΠΎΡΡΠ° Π½Π° Skywater PDK ΠΈ ΡΠ°ΠΌΠΊΠ°ΡΠ° OpenFPGA.
- openFPGALoader β ΡΡΠΈΠ»ΠΈΡΠ° Π·Π° ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΈΡΠ°Π½Π΅ Π½Π° FPGA.
- LiteDRAM β ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠΈΡΡΠ΅ΠΌ IP Core Π·Π° FPGA Ρ ΡΠ΅Π°Π»ΠΈΠ·Π°ΡΠΈΡ Π½Π° DRAM.
ΠΠΎΠΏΡΠ»Π½ΠΈΡΠ΅Π»Π½ΠΎ ΠΌΠΎΠΆΠ΅ Π΄Π° ΡΠ΅ ΠΎΡΠ±Π΅Π»Π΅ΠΆΠΈ ΠΏΡΠΎΠ΅ΠΊΡΡΡ Main_MiSTer, ΠΊΠΎΠΉΡΠΎ ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ²Π° ΡΡΡ ΡΡΠ΅Π΄ΡΡΠ²Π°ΡΠ° Π½Π° FPGA ΠΏΠ»Π°ΡΠΊΠ° DE10-Nano, ΡΠ²ΡΡΠ·Π°Π½Π° Ρ ΡΠ΅Π»Π΅Π²ΠΈΠ·ΠΎΡ ΠΈΠ»ΠΈ ΠΌΠΎΠ½ΠΈΡΠΎΡ, Π΄Π° ΡΠ΅ ΡΠΈΠΌΡΠ»ΠΈΡΠ°Ρ ΡΡΡΡΠΎΠΉΡΡΠ²Π° Π½Π° ΡΡΠ°ΡΠΈ ΠΈΠ³ΡΠΎΠ²ΠΈ ΠΊΠΎΠ½Π·ΠΎΠ»ΠΈ ΠΈ ΠΊΠ»Π°ΡΠΈΡΠ΅ΡΠΊΠΈ ΠΊΠΎΠΌΠΏΡΡΡΠΈ. Π ΠΎΡΠ»ΠΈΡΠΈΠ΅ ΠΎΡ ΡΡΠ°ΡΡΠΈΡΠ°Π½Π΅ΡΠΎ Π½Π° Π΅ΠΌΡΠ»Π°ΡΠΎΡΠΈ, ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΠ΅ΡΠΎ Π½Π° FPGA ΠΏΡΠ΅Π΄Π»Π°Π³Π° Π²ΡΠ·ΠΌΠΎΠΆΠ½ΠΎΡΡΡΠ° Π΄Π° ΡΠ΅ Π²ΡΠ·ΠΏΡΠΎΠΈΠ·Π²Π΅Π΄Π΅ ΠΎΡΠΈΠ³ΠΈΠ½Π°Π»Π½Π°ΡΠ° Ρ
Π°ΡΠ΄ΡΠ΅ΡΠ½Π° ΡΡΠ΅Π΄Π°, Π½Π° ΠΊΠΎΡΡΠΎ ΠΌΠΎΠ³Π°Ρ Π΄Π° ΡΠ΅ ΡΡΠ°ΡΡΠΈΡΠ°Ρ Π½Π°Π»ΠΈΡΠ½ΠΈΡΠ΅ ΠΎΠ±ΡΠ°Π·ΠΈ Π½Π° ΡΠΈΡΡΠ΅ΠΌΠΈ ΠΈ ΠΏΡΠΈΠ»ΠΎΠΆΠ΅Π½ΠΈΡ Π·Π° ΡΡΠ°ΡΠΈ Ρ
Π°ΡΠ΄ΡΠ΅ΡΠ½ΠΈ ΠΏΠ»Π°ΡΡΠΎΡΠΌΠΈ.
ΠΠ·ΡΠΎΡΠ½ΠΈΠΊ: opennet.ru
