Достъпен е Vortex 2.2, отворен GPGPU, базиран на архитектура RISC-V

Публикуван е новият брой на проекта Vortex 2.2, който развива отворен GPGPU, базиран на архитектурата на набор от команди RISC-V, предназначен за извършване на паралелни изчисления с използване на API OpenCL и модела на изпълнение SIMT (Single Instruction, Multiple Threads). Проектът може да бъде използван и за провеждане на изследвания в областта на 3D графика и разработване на нови GPU архитектури. Схеми, описания на хардуерни блокове на Verilog, симулатор, драйвери и свързана проектна документация се разпространяват под лицензия Apache 2.0.

Основата на GPGPU е стандартният ISA RISC-V, разширен с допълнителни инструкции, необходими за подкрепа на функции на GPU и управление на потоците. Промените в архитектурата на набора от команди RISC-V са сведени до минимум и се използват наличните векторни инструкции, когато е възможно. Сред допълнителните инструкции са: „tex“ за ускорение на обработката на текстури, vx_rast за управление на растеризацията, vx_rop за обработка на фрагменти, дълбочина и прозрачност, vx_imadd за операции „умножи и добави“, vx_wspawn, vx_tmc и vx_bar за активиране на фронтовете на инструкциите и потоките в тях (wavefront, набор от нишки, изпълнявани паралелно от SIMD Engine), vx_split и vx_join.

Развиваният GPGPU поддържа 32- и 64-битови архитектури на набор от команди RISC-V RV32IMF и RV64IMAFD и може да включва опционална споделена памет, кешове на нива L1, L2 и L3, както и настраиваем брой ядра, блокове задачи (warps) и потоци. За всяко ядро е предвидена възможност за включване на настраиваем брой ALU, FPU, LSU и SFU. За създаване на прототипи могат да се използват FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 и Xilinx Versal VCK5000. За симулация на работата на чипа могат да се използват Verilator (Verilog симулатор), RTLSIM (симулация на RTL) и SimX (софтуерна симулация).

За разработката на приложения се предлага инструментариум, включващ адаптирани за работа с Vortex варианти PoCL (компилатор и runtime OpenCL), LLVM/Clang, GCC и Binutils. Проектът поддържа спецификация OpenCL 1.2 и чрез транслация в OpenCL реализира поддръжка на междинното представяне на шейдерите SPIR-V. За графика на технологии Vortex се развива отворен GPU Skybox, поддържащ графичния API Vulkan. Прототипът Skybox, създаден на базата на FPGA Altera Stratix 10 и включващ 32 ядра (512 потока), успя да постигне производителност на заливка от 3.7 гигапиксела в секунда (29.4 гигатранзакции в секунда) при частота от 230 MHz.

Сред промените в версия Vortex 2.2:

• Добавен е API vx_spawn_taskgroups за стартиране на ядра, поддържащи сегментирано изпълнение на 3D задачи.
• Добавена е поддръжка на ZICOND, разширение на архитектурата на команда RISC-V, осигуряващо условно изпълнение на операции без разклоняване.
• Компилаторът OpenCL е преведен на планиране на изпълнението на ниво отделни потоци (thread-level, всеки поток изпълнява своя задача независимо от другите потоци), а не групи задачи (warp-level), както беше преди.
• В OpenCL е добавена поддръжка на JIT компилация и 64-битови ядра.
• Реализирана е поддръжка на динамично зареждане на Vortex runtime.
• Предложена е нова документация за конфигуриране на FPGA Xilinx.
• Включено е тестване на синтеза на логика, използвайки инструментария Yosys.
• В йерархичните операции flush и в режим write-back е осигурена поддръжка на кеша.
• Проведена е оптимизация на скоростта на проверка на scoreboard и работа с операнди на ниво регистрови предавания (RTL, Register Transfer Level).
• Добавена е поддръжка на симулатор DRAM памет Ramulator 2.0.
• Осуществен е преход към нови версии Verilator 5.0 (симулатор SystemVerilog) и LLVM 18.0, както и обновен инструментария на база CentOS 7.9.
• Вместо системата за непрекъсната интеграция Travis CI е задействан сервиз GitHub CI.

Източник: opennet.ru