🥇Intel показа прототип на огромен ИИ-чип с четири логически блока и 12 стека HBM4

Intel Foundry пусна рекламен документ, подробно описващ авангардните решения на компанията в областта на разработване и реализиране на хардуер за приложения с изкуствен интелект и високопроизводителни изчисления. Intel също демонстрира "прототип на чип за ИИ", показващ текущите възможности на компанията в областта на корпусирането.

Intel показа система в корпус (SiP), размер на осем фотошаблона стандартни микросхеми, включваща четири логически блока, 12 стека HBM4 клас и два блока за вход-изход. В отличие от мащабната концепция с 16 логически блока и 24 стека HBM5, представена от компанията миналия месец, тази система е наистина производствена вече днес.

Важно е да се подчертае, че Intel Foundry показа неработещ акселератор за ИИ, а "прототип на чип за ИИ", демонстриращ как могат физически да се създават (или, по-правилно, сглобяват) бъдещите процесори за ИИ и високопроизводителни изчисления. Intel показва цялостния метод на конструкция, който обединява големи изчислителни блокове, стека на високоскоростна памет, свръхбързи междучипови връзки и нови технологии за захранване в един технологичен корпус. Този корпус значително се различава от това, което предлагат днес такива компании като TSMC. Intel иска да покаже, че процесорите от следващото поколение за високопроизводителен ИИ могат да имат многочиплетна структура, и Intel Foundry вече е в състояние да ги произвежда.

В основата на демонстрираната платформа лежат четири големи логически блока, предполагам изградени на технологичния процес Intel 18A (следователно, с RibbonFET транзистори с кръгъл затвор и система за захранване PowerVia отзад), които са обградени от стеки памет клас HBM4 и блокове за въвеждане-извеждане. Всички ключови елементи, предполагам, са свързани с EMIB-T 2.5D мостове, вградени директно в основата на корпуса. Intel използва технологията за междучиплетен интерфейс EMIB-T, която добавя проходни кремниеви преходни отвори вътре в мостовете, така че захранването и сигналите да могат да преминават както вертикално, така и хоризонтално, за максимизиране на плътността на свързванията и захранването. Платформата е разработена за междокристални интерфейси UCIe, работещи на скорости от 32 ГТ/s и по-високи, които очевидно също се използват за свързване на стека C-HBM4E.

Тестовият образец на чипа също демонстрира прехода на Intel към вертикално сглобяване. Пътната карта на технологичните процеси на компанията включва технология Intel 18A-PT, разработена специално за чиплети, които предвиждат разполагане на други логически кристали или памет отгоре. Следователно, чиплетите трябва да имат захранване отзад и също така да използват проходни и хибридни свързвания. В случая с "тестовия образец на ИИ-процесора", основните кристали 18A-PT са разположени под изчислителните кристали 18A/18A-P и или действат като големи чипове кеш памет, или изпълняват друга спомагателна функция. За вертикално свързване на чиплетите Intel използва семейството технологии за опаковане Foveros — Foveros 2.5D, Foveros-R и Foveros Direct 3D. Те позволяват реализиране на тънкостенна медна връзка между активните кристали за осигуряване на максимална пропускна способност и енергийна ефективност на горните кристали. Заедно с мостовете EMIB, тези методи позволяват на Intel да създаде хибридно латерално-вертикално сглобяване, което компанията позиционира като алтернатива на големите кремниеви интерпозери с по-висок коефициент на използване на плочката и изхода на годни изделия.

За многочиплетни ускорители на ИИ и високопроизводителни изчисления основното конструктивно ограничение е захранването. С тази цел платформата Intel трябва да обедини всички последни иновации на Intel в областта на енергийната ефективност, включително PowerVia, вградени кондензатори Omni MIM, разсейване на ниво мост в EMIB-T, кондензатори eDTC и eMIM-T на основния чип, както и вградени индуктори CoaxMIL за поддръжка на полуинтегрирани регулатори на напрежение (IVR), разположени под всеки стек и под самия корпус (в отличие от IVR в случая на CoWoS-L от TSMC, които са част от интерпозера). Тази многостепенна мрежа е предназначена да поддържа стабилен ток в работни натоварвания на генеративния ИИ без спад на нивото на напрежението.

С демонстрацията си Intel очевидно се опитва да привлече клиенти. В момента не е известно дали новото поколение ИИ-ускорител с кодово название Jaguar Shores, чийто старт е планиран за 2027 година, ще използва архитектурата, която Intel демонстрира днес.

Източник:

Източник: 3dnews.ru