Публикуван е Vortex 3.0, отворен GPGPU на база архитектурата RISC-V

Налична е версия на проекта Vortex 3.0, който развива отворен GPGPU на базата на архитектурата на набор от команди RISC-V, предназначен за изпълнение на паралелни изчисления с използване на API OpenCL и модел на изпълнение SIMT (Single Instruction, Multiple Threads). Проектът може също да се използва за изследвания в областта на 3D графиката и разработването на нови архитектури на GPU. Схеми, описания на хардуерни блокове на Verilog, симулатори, драйвери и свързана проектна документация се разпространяват под лицензия Apache 2.0.

Основата на GPGPU представлява стандартният ISA RISC-V, разширен с допълнителни инструкции за поддръжка на функции на GPU и управление на потоците. Промените в архитектурата на набора от команди RISC-V са сведени до минимум и, когато е възможно, се използват съществуващите векторни инструкции. Сред допълнителните инструкции са: «tex» за ускоряване на обработката на текстури; vx_rast за управление на растеризацията, vx_rop за обработка на фрагменти, дълбочина и прозрачност; vx_imadd за изпълнение на операцията «умножи и събери»; vx_wspawn, vx_split, vx_join, vx_tmc и vx_bar за активиране на групи потоци (wavefront), които се изпълняват паралелно от SIMD Engine.

Развиваното GPGPU поддържа 32- и 64-битови архитектури на набор от команди RISC-V RV32IMF и RV64IMAFD, и може да включва опционална споделена памет, кешове от ниво L1, L2 и L3, както и конфигурируем брой ядра, блокове на задачи (warps) и потоци. За всяко ядро е предвидена възможност за включване на конфигурируем брой ALU, FPU, LSU и SFU. За създаване на прототипи могат да се използват FPGA Xilinx и Altera, а за симулация на работата на чипа да се използва Verilator (симулатор на Verilog), RTLSIM (симулация на RTL) и SimX (програмна симулация).

За разработка на приложения се предлага инструментарий, включващ адаптирани за работа с Vortex версии на PoCL (компилатор и runtime на OpenCL), LLVM/Clang, GCC и Binutils. Проектът поддържа спецификация OpenCL 1.2 и чрез транслация в OpenCL е реализирана поддръжка на междинно представяне на шейдери SPIR-V.

Сред промените в Vortex 3.0:

• Добавен е хардуерен графичен стек, включващ блокове за растеризация, наложение на текстури и обединяване на резултата (OM — Output Merger). Подготовен е Vulkan драйвер vortexpipe за Mesa, базиран на реализирания графичен стек и софтуерния растеризатор lavapipe.
• Разширени възможности на тензорното ядро, предназначено за ускоряване на изпълнението на модели за машинно обучение, в което е реализирана поддръжка на структурна разреденост (structured sparsity) за компресиране на тегловни матрици.
• Реализирана е операция WGMMA (умножение на матрици на ниво warpgroup) за асинхронно умножение на матрици.
• Добавен е двигател DXA (Усъвършенствано предаване на данни) за ускоряване на предаването на данни от глобалната в локалната памет.
• Реализирана е нова архитектура на базата на контролера на командите (CP, Command Processor) и хардуерния планиращ на обчислителни ядра (KMU – Kernel Management Unit), която позволява да се изнесат извършваните операции по разпределение на изчислителни потоци на страната на чипа.
• Предложена е нова runtime-библиотека, работеща в неблокиращ режим и предоставяща абстракции, превеждащи се в хардуерно асинхронно изпълнявани команди. Поддържат се опашки, събития, модули и синхронизация на базата на асинхронни бариери със семантиката arrive/wait/event.
• Добавена е поддръжка за укорочени инструкции RISC-V (RVC).
• Реализирана е хардуерна поддръжка на атомарни операции (Hardware Atomics).
• Напълно преработен е FPU и са предложени нови блокове умножители (Wallace-tree, Folded-radix) и сумматори (Kogge-Stone).
• Добавен е стек на виртуалната памет на базата на блока за управление на паметта (MMU) с поддръжка на 32-битова архитектура за виртуална адресация SV32.
• Поддръжка на разширение RISC-V Zicond с реализация на условни операции.
• Интегрирано управление на тактовата честота (clock gating).
• Реализирана е поддръжка на езика HIP (Heterogeneous Interface for Portability) чрез фреймворка chipStar, превеждащ HIP в SPIR-V.
• Осигурена е пълна интеграция със симулатора GEM5 и добавена поддръжка на симулатора SimX на архитектурата TLM (Transaction-Level Modeling).
• Добавена е поддръжка на инструменти Synopsys и Yosys за синтез на логика за производство на чипове, както и поддръжка за използване на библиотеки от стандартни елементи ASAP7 (7nm), SAED14 (14nm) и NanGate (15nm).
• Еталонният инструментариум е актуализиран до LLVM 20 и POCL 7.0.

Източник: opennet.ru