Както знаем, преходът към 3 nm технологичен процес ще бъде придружен от преход към нова транзисторна архитектура. По отношение на Samsung, например, това ще бъдат MBCFET (Multi Bridge Channel FET) транзистори, при които транзисторният канал ще изглежда като няколко канала, разположени един над друг под формата на наностраници, заобиколени от всички страни с порта (за повече подробности , вижте ).
Според разработчиците от белгийския център Imec, това е прогресивна, но не идеална транзисторна структура, използваща вертикални портове FinFET. Идеален за технологични процеси с елементни мащаби под 3 nm , който бе предложен от белгийците.
Imec разработи транзистор с разделени страници или Forksheet. Това са същите вертикални наностраници като транзисторните канали, но разделени от вертикален диелектрик. От едната страна на диелектрика се създава транзистор с n-канал, от друга - с p-канал. И двете са заобиколени от общ затвор под формата на вертикално ребро.
Намаляването на разстоянието в чипа между транзистори с различна проводимост е друго голямо предизвикателство за по-нататъшно намаляване на мащаба на процеса. Симулациите на TCAD потвърдиха, че транзисторът с разделена страница ще осигури 20 процента намаление на площта на матрицата. Като цяло новата транзисторна архитектура ще намали височината на стандартната логическа клетка до 4,3 писти. Клетката ще стане по-проста, което се отнася и за производството на клетката памет SRAM.
Един прост преход от наностраничен транзистор към разделен наностраницен транзистор ще осигури 10% увеличение на производителността при запазване на потреблението или 24% намаление на потреблението без увеличаване на производителността. Симулациите за 2nm процес показаха, че SRAM клетка, използваща разделени наностраници, ще осигури комбинирано намаляване на площта и подобрение на производителността до 30% с разстояние между p- и n-преходите до 8 nm.
Източник: 3dnews.ru