Vortex 3.0, GPGPU с отворен код, базиран на архитектурата RISC-V, беше публикуван

Проектът Vortex 3.0, който разработва GPGPU с отворен код, базиран на архитектурата на набора от инструкции RISC-V и е предназначен за паралелни изчисления, използващи OpenCL API и модела на изпълнение SIMT (Single Instruction, Multiple Threads), вече е достъпен. Проектът може да се използва и за 3D графични изследвания и разработване на нови GPU архитектури. Схемите, описанията на хардуерните блокове във Verilog, симулаторът, драйверите и съпътстващата проектна документация се разпространяват под лиценза Apache 2.0.

GPGPU е базиран на стандартния RISC-V ISA, разширен с допълнителни инструкции за поддръжка на функции на GPU и управление на нишки. Промените в архитектурата на RISC-V набора от инструкции са сведени до минимум и съществуващите векторни инструкции се използват, когато е възможно. Допълнителните инструкции включват: "tex" за ускоряване на обработката на текстури; vx_rast за контрол на растеризацията; vx_rop за обработка на фрагменти, дълбочина и прозрачност; vx_imadd за операции умножение и събиране; vx_wspawn, vx_split, vx_join, vx_tmc и vx_bar за активиране на групи от нишки (вълнови фронтове), изпълнявани паралелно от SIMD Engine.

Разработваният GPGPU поддържа 32- и 64-битови RISC-V RV32IMF и RV64IMAFD архитектури с набори от инструкции и може да включва опционална споделена памет, L1, L2 и L3 кеш памети, както и конфигурируем брой ядра, warp-ове и нишки. Всяко ядро ​​може също да включва конфигурируем брой ALU, FPU, LSU и SFU. FPGA на Xilinx и Altera могат да се използват за създаване на прототипи, а Verilator (Verilog симулатор), RTLSIM (RTL симулация) и SimX (софтуерна симулация) могат да се използват за симулация на чипове.

За разработване на приложения се предлага набор от инструменти, включващ адаптирани към Vortex версии на PoCL (компилатор и среда за изпълнение на OpenCL), LLVM/Clang, GCC и Binutils. Проектът поддържа спецификацията OpenCL 1.2 и реализира поддръжка за междинното представяне на шейдърите SPIR-V чрез транслация към OpenCL.

Промените във Vortex 3.0 включват:

• Добавен е хардуерен графичен стек, включващ блокове за растеризация, картографиране на текстури и сливане на изходи (OM). Разработен е Vulkan драйвер, vortexpipe, за Mesa, базиран на имплементирания графичен стек и софтуерния растеризатор lavapipe.
• Възможностите на Tensor Core, предназначени да ускорят изпълнението на модели за машинно обучение, са разширени, като е внедрена поддръжка за структурирана разреденост за компресиране на тегловни матрици.
• Операцията WGMMA (умножение на матрици на ниво warpgroup) е реализирана за умножение на матрици в асинхронен режим.
• Добавен е DXA (Data Transfer Acceleration) енджин за ускоряване на прехвърлянето на данни от глобалната към локалната памет.
• Внедрена е нова архитектура, базирана на команден процесор (CP) и хардуерен планировчик на изчислителни ядра (KMU - Kernel Management Unit), която позволява диспечирането на изчислителни нишки към страната на чипа.
• Предлага се нова библиотека за изпълнение, която работи в неблокиращ режим и предоставя абстракции, които се преобразуват в асинхронно изпълнявани хардуерни команди. Поддържат се опашки, събития, модули и синхронизация, базирани на асинхронни бариери със семантика „пристигане/чакане/събитие“.
• Добавена е поддръжка за съкратени инструкции (RVC) на RISC-V.
• Внедрена е хардуерна поддръжка за атомни операции (Hardware Atomics).
• FPU е напълно преработен и са въведени нови блокове за умножение (Wallace-tree, Folded-radix) и сумиране (Kogge-Stone).
• Добавен е стек от виртуална памет, базиран на модула за управление на паметта (MMU) с поддръжка на 32-битовата архитектура за виртуално адресиране SV32.
• Поддръжка за разширението RISC-V Zicond с имплементация на условни операции.
• Интегрирано синхронизиране на часовника.
• Поддръжката за езика HIP (Heterogeneous Interface for Portability) е реализирана чрез рамката chipStar, която превежда HIP в SPIR-V.
• Осигурена е пълна интеграция със симулатора GEM5 и е добавена поддръжка за симулатора SimX върху архитектурата TLM (Моделиране на ниво транзакции).
• Добавена е поддръжка за инструментариуми Synopsys и Yosys за логически синтез за производство на чипове, както и поддръжка за използване на библиотеките със стандартни елементи ASAP7 (7nm), SAED14 (14nm) и NanGate (15nm).
• Референтният инструментариум е актуализиран до LLVM 20 и POCL 7.0.

Източник: opennet.ru