Vortex 3.0, RISC-V আর্কিটেকচারের উপর ভিত্তি করে একটি ওপেন সোর্স GPGPU, প্রকাশিত হয়েছে

ভর্টেক্স ৩.০ প্রজেক্টটি এখন উপলব্ধ। এই প্রজেক্টটি RISC-V ইন্সট্রাকশন সেট আর্কিটেকচারের উপর ভিত্তি করে একটি ওপেন-সোর্স GPGPU তৈরি করে, যা OpenCL API এবং SIMT (Single Instruction, Multiple Threads) এক্সিকিউশন মডেল ব্যবহার করে প্যারালাল কম্পিউটিংয়ের জন্য ডিজাইন করা হয়েছে। প্রজেক্টটি ৩ডি গ্রাফিক্স গবেষণা এবং নতুন GPU আর্কিটেকচার তৈরির জন্যও ব্যবহার করা যেতে পারে। এর স্কিম্যাটিকস, ভেরিলগে লেখা হার্ডওয়্যার ব্লকের বিবরণ, সিমুলেটর, ড্রাইভার এবং আনুষঙ্গিক ডিজাইন ডকুমেন্টেশন অ্যাপাচি ২.০ লাইসেন্সের অধীনে বিতরণ করা হয়।

GPGPU স্ট্যান্ডার্ড RISC-V ISA-এর উপর ভিত্তি করে তৈরি, যা GPU বৈশিষ্ট্য এবং থ্রেড ব্যবস্থাপনাকে সমর্থন করার জন্য অতিরিক্ত নির্দেশাবলী দ্বারা বর্ধিত করা হয়েছে। RISC-V নির্দেশাবলী সেটের স্থাপত্যে পরিবর্তন ন্যূনতম রাখা হয়েছে এবং যখনই সম্ভব বিদ্যমান ভেক্টর নির্দেশাবলী ব্যবহার করা হয়েছে। অতিরিক্ত নির্দেশাবলীর মধ্যে রয়েছে: টেক্সচার প্রক্রিয়াকরণকে ত্বরান্বিত করার জন্য "tex"; রাস্টারাইজেশন নিয়ন্ত্রণের জন্য vx_rast; ফ্র্যাগমেন্ট, ডেপথ এবং স্বচ্ছতা প্রক্রিয়াকরণের জন্য vx_rop; গুণ-এবং-যোগ অপারেশনের জন্য vx_imadd; এবং SIMD ইঞ্জিন দ্বারা সমান্তরালভাবে চালিত থ্রেডের গ্রুপ (ওয়েভফ্রন্ট) সক্রিয় করার জন্য vx_wspawn, vx_split, vx_join, vx_tmc, এবং vx_bar।

উন্নয়নাধীন GPGPU-টি ৩২- এবং ৬৪-বিট RISC-V RV32IMF ও RV64IMAFD ইন্সট্রাকশন সেট আর্কিটেকচার সমর্থন করে এবং এতে ঐচ্ছিকভাবে শেয়ার্ড মেমরি, L1, L2 ও L3 ক্যাশ এবং কনফিগারযোগ্য সংখ্যক কোর, ওয়ার্প ও থ্রেড অন্তর্ভুক্ত থাকতে পারে। প্রতিটি কোরে কনফিগারযোগ্য সংখ্যক ALU, FPU, LSU ও SFU-ও অন্তর্ভুক্ত করা যায়। প্রোটোটাইপিংয়ের জন্য Xilinx ও Altera FPGA এবং চিপ সিমুলেশনের জন্য Verilator (Verilog সিমুলেটর), RTLSIM (RTL সিমুলেশন) ও SimX (সফটওয়্যার সিমুলেশন) ব্যবহার করা যেতে পারে।

অ্যাপ্লিকেশন ডেভেলপমেন্টের জন্য একটি টুলকিট দেওয়া হয়, যার মধ্যে রয়েছে PoCL (OpenCL কম্পাইলার ও রানটাইম), LLVM/Clang, GCC, এবং Binutils-এর Vortex-উপযোগী সংস্করণ। এই প্রজেক্টটি OpenCL 1.2 স্পেসিফিকেশন সমর্থন করে এবং OpenCL-এ অনুবাদের মাধ্যমে শেডারের SPIR-V ইন্টারমিডিয়েট রিপ্রেজেন্টেশনের জন্য সাপোর্ট বাস্তবায়ন করে।

Vortex 3.0-এর পরিবর্তনগুলোর মধ্যে রয়েছে:

• একটি হার্ডওয়্যার গ্রাফিক্স স্ট্যাক যুক্ত করা হয়েছে, যার মধ্যে র‍্যাস্টারাইজেশন, টেক্সচার ম্যাপিং এবং আউটপুট মার্জিং (ওএম)-এর জন্য ব্লক অন্তর্ভুক্ত রয়েছে। বাস্তবায়িত গ্রাফিক্স স্ট্যাক এবং লাভাপাইপ সফটওয়্যার র‍্যাস্টারাইজারের উপর ভিত্তি করে মেসার জন্য ভর্টেক্সপাইপ নামে একটি ভলকান ড্রাইভার তৈরি করা হয়েছে।
• মেশিন লার্নিং মডেলের কার্যসম্পাদন ত্বরান্বিত করার জন্য ডিজাইন করা টেনসর কোরের সক্ষমতা প্রসারিত করা হয়েছে এবং ওয়েট ম্যাট্রিক্স সংকুচিত করার জন্য স্ট্রাকচার্ড স্পার্সির সমর্থন বাস্তবায়ন করা হয়েছে।
• অ্যাসিঙ্ক্রোনাস মোডে ম্যাট্রিক্স গুণনের জন্য WGMMA (ওয়ার্পগ্রুপ-লেভেল ম্যাট্রিক্স গুণন) অপারেশনটি বাস্তবায়ন করা হয়েছে।
• গ্লোবাল থেকে লোকাল মেমরিতে ডেটা স্থানান্তরের গতি বাড়াতে ডিএক্সএ (ডেটা ট্রান্সফার অ্যাক্সিলারেশন) ইঞ্জিন যুক্ত করা হয়েছে।
• একটি কমান্ড প্রসেসর (CP) এবং কম্পিউটিং কোরগুলোর একটি হার্ডওয়্যার শিডিউলার (KMU - কার্নেল ম্যানেজমেন্ট ইউনিট)-এর উপর ভিত্তি করে একটি নতুন আর্কিটেকচার বাস্তবায়ন করা হয়েছে, যা কম্পিউটিং থ্রেডগুলোকে চিপের দিকে প্রেরণ করার সুযোগ দেয়।
• একটি নতুন রানটাইম লাইব্রেরি প্রস্তাব করা হয়েছে যা নন-ব্লকিং মোডে কাজ করে এবং এমন অ্যাবস্ট্রাকশন প্রদান করে যা অ্যাসিঙ্ক্রোনাসভাবে সম্পাদিত হার্ডওয়্যার কমান্ডে রূপান্তরিত হয়। এতে কিউ, ইভেন্ট, মডিউল এবং arrive/wait/event সিম্যান্টিকস সহ অ্যাসিঙ্ক্রোনাস ব্যারিয়ারের উপর ভিত্তি করে সিনক্রোনাইজেশন সমর্থিত।
• RISC-V সংক্ষিপ্ত নির্দেশাবলী (RVC)-এর জন্য সমর্থন যোগ করা হয়েছে।
• অ্যাটমিক অপারেশনের জন্য হার্ডওয়্যার সমর্থন (হার্ডওয়্যার অ্যাটমিক্স) বাস্তবায়ন করা হয়েছে।
• FPU-কে সম্পূর্ণরূপে নতুনভাবে ডিজাইন করা হয়েছে এবং নতুন মাল্টিপ্লায়ার (ওয়ালেস-ট্রি, ফোল্ডেড-রেডিক্স) ও অ্যাডার (কগে-স্টোন) ব্লক যুক্ত করা হয়েছে।
• ৩২-বিট SV32 ভার্চুয়াল অ্যাড্রেসিং আর্কিটেকচার সমর্থিত মেমরি ম্যানেজমেন্ট ইউনিট (MMU) ভিত্তিক একটি ভার্চুয়াল মেমরি স্ট্যাক যুক্ত করা হয়েছে।
• শর্তসাপেক্ষ অপারেশন বাস্তবায়নসহ RISC-V Zicond এক্সটেনশনের জন্য সমর্থন।
• সমন্বিত ক্লক গেটিং।
• HIP (Heterogeneous Interface for Portability) ভাষার জন্য সমর্থন chipStar ফ্রেমওয়ার্কের মাধ্যমে বাস্তবায়ন করা হয়েছে, যা HIP-কে SPIR-V-তে অনুবাদ করে।
• GEM5 সিমুলেটরের সাথে পূর্ণাঙ্গ ইন্টিগ্রেশন প্রদান করা হয়েছে এবং TLM (ট্রানজ্যাকশন-লেভেল মডেলিং) আর্কিটেকচারে SimX সিমুলেটরের জন্য সাপোর্ট যুক্ত করা হয়েছে।
• চিপ তৈরির জন্য লজিক সিন্থেসিসের কাজে ব্যবহৃত Synopsys এবং Yosys টুলকিটগুলোর পাশাপাশি ASAP7 (7nm), SAED14 (14nm), এবং NanGate (15nm) স্ট্যান্ডার্ড এলিমেন্ট লাইব্রেরিগুলো ব্যবহারের জন্য সমর্থন যোগ করা হয়েছে।
• রেফারেন্স টুলচেইনটি LLVM 20 এবং POCL 7.0-এ আপডেট করা হয়েছে।

উত্স: opennet.ru