Imec 2nm প্রক্রিয়া প্রযুক্তির জন্য আদর্শ ট্রানজিস্টর উন্মোচন করেছে

আমরা জানি, একটি 3 এনএম প্রক্রিয়া প্রযুক্তিতে রূপান্তর একটি নতুন ট্রানজিস্টর আর্কিটেকচারে একটি রূপান্তর দ্বারা অনুষঙ্গী হবে। স্যামসাং পদে, উদাহরণস্বরূপ, এগুলি হবে MBCFET (মাল্টি ব্রিজ চ্যানেল FET) ট্রানজিস্টর, যাতে ট্রানজিস্টর চ্যানেলটি একে অপরের উপরে ন্যানোপেজ আকারে অবস্থিত বেশ কয়েকটি চ্যানেলের মতো দেখাবে, যা একটি গেট দ্বারা চারপাশে ঘেরা (আরো বিশদ বিবরণের জন্য) , দেখা 14 মার্চের জন্য আমাদের সংবাদের সংরক্ষণাগার).

বেলজিয়ান সেন্টার ইমেকের ডেভেলপারদের মতে, এটি একটি প্রগতিশীল, কিন্তু আদর্শ নয়, উল্লম্ব FinFET গেট ব্যবহার করে ট্রানজিস্টর কাঠামো। 3 এনএম-এর কম উপাদান স্কেল সহ প্রযুক্তিগত প্রক্রিয়াগুলির জন্য আদর্শ বিভিন্ন ট্রানজিস্টর গঠন, যা বেলজিয়ানদের দ্বারা প্রস্তাবিত হয়েছিল।

Imec বিভক্ত পৃষ্ঠা বা ফর্কশীট সহ একটি ট্রানজিস্টর তৈরি করেছে। এগুলি ট্রানজিস্টর চ্যানেলগুলির মতো একই উল্লম্ব ন্যানোপেজ, তবে একটি উল্লম্ব অস্তরক দ্বারা পৃথক করা হয়। ডাইইলেকট্রিকের একদিকে, এন-চ্যানেল সহ একটি ট্রানজিস্টর তৈরি হয়, অন্যদিকে একটি পি-চ্যানেল। এবং তাদের উভয়ই একটি উল্লম্ব পাঁজরের আকারে একটি সাধারণ শাটার দ্বারা বেষ্টিত।

বিভিন্ন পরিবাহিতা সহ ট্রানজিস্টরের মধ্যে অন-চিপ দূরত্ব হ্রাস করা আরও প্রক্রিয়া ডাউনস্কেলিংয়ের জন্য আরেকটি বড় চ্যালেঞ্জ। TCAD সিমুলেশন নিশ্চিত করেছে যে স্প্লিট-পেজ ট্রানজিস্টর ডাই এরিয়াতে 20 শতাংশ হ্রাস প্রদান করবে। সাধারণভাবে, নতুন ট্রানজিস্টর আর্কিটেকচার স্ট্যান্ডার্ড লজিক সেলের উচ্চতা 4,3 ট্র্যাকে কমিয়ে দেবে। সেলটি সহজ হয়ে যাবে, যা SRAM মেমরি সেল তৈরিতেও প্রযোজ্য।

একটি ন্যানোপেজ ট্রানজিস্টর থেকে একটি স্প্লিট ন্যানোপেজ ট্রানজিস্টরে একটি সাধারণ রূপান্তর ব্যবহার বজায় রাখার সময় কর্মক্ষমতা 10% বৃদ্ধি বা কার্যক্ষমতা অর্জন না করেই 24% হ্রাস প্রদান করবে। 2nm প্রক্রিয়ার জন্য সিমুলেশন দেখায় যে পৃথক ন্যানোপেজ ব্যবহার করে একটি SRAM সেল 30 nm পর্যন্ত p- এবং n-জাংশন ব্যবধান সহ 8% পর্যন্ত সম্মিলিত এলাকা হ্রাস এবং কর্মক্ষমতা উন্নতি প্রদান করবে।

উত্স: 3dnews.ru