Kao što znamo, prelazak na 3 nm procesnu tehnologiju će biti praćen prelaskom na novu tranzistorsku arhitekturu. U Samsungovim terminima, na primjer, to će biti MBCFET (Multi Bridge Channel FET) tranzistori, kod kojih će tranzistorski kanal izgledati kao nekoliko kanala smještenih jedan iznad drugog u obliku nanostranica, okruženih sa svih strana kapijom (za više detalja , vidi ).
Prema programerima iz belgijskog centra Imec, ovo je progresivna, ali ne i idealna struktura tranzistora koja koristi vertikalne FinFET kapije. Idealan za tehnološke procese s razmjerom elemenata manjim od 3 nm , koji su predložili Belgijanci.
Imec je razvio tranzistor sa podijeljenim stranicama ili Forksheet-om. Ovo su iste vertikalne nanostranice kao i tranzistorski kanali, ali odvojene vertikalnim dielektrikom. Na jednoj strani dielektrika kreiran je tranzistor sa n-kanalom, sa druge strane sa p-kanalom. I oba su okružena zajedničkim kapkom u obliku okomitog rebra.
Smanjenje udaljenosti na čipu između tranzistora različite provodljivosti je još jedan veliki izazov za daljnje smanjenje procesa. TCAD simulacije su potvrdile da bi tranzistor sa podeljenom stranom obezbedio 20 posto smanjenje površine matrice. Generalno, nova arhitektura tranzistora će smanjiti standardnu visinu logičke ćelije na 4,3 staze. Ćelija će postati jednostavnija, što se odnosi i na proizvodnju SRAM memorijske ćelije.
Jednostavan prijelaz sa nanopage tranzistora na split nanopage tranzistor će osigurati 10% povećanje performansi uz istu potrošnju, ili 24% smanjenje potrošnje bez povećanja performansi. Simulacije za 2nm proces su pokazale da bi SRAM ćelija koja koristi odvojene nanostranice omogućila kombinovano smanjenje površine i poboljšanje performansi do 30% sa razmakom p- i n-spojnica do 8 nm.
izvor: 3dnews.ru