En l'arquitectura de les plataformes x86, han sorgit dues tendències que es complementen. Segons una versió, hem d'avançar cap a la integració dels recursos informàtics i de control en un sol xip. El segon enfocament promou la distribució de responsabilitats: el processador està equipat amb un bus d'alt rendiment que forma un ecosistema escalable perifèric. Constitueix la base de la topologia lògica del sistema Intel C620 per a plataformes d'alt nivell.
La diferència fonamental amb l'anterior chipset Intel C610 és l'ampliació del canal de comunicació entre el processador i els perifèrics inclosos al xip PCH mitjançant l'ús d'enllaços PCIe juntament amb el bus DMI tradicional.
Fem una ullada més de prop a les innovacions del pont sud d'Intel Lewisburg: quins enfocaments evolutius i revolucionaris han ampliat els seus poders per comunicar-se amb els processadors?
Canvis evolutius en la comunicació CPU-PCH
Com a part de l'enfocament evolutiu, el canal de comunicació principal entre la CPU i el pont sud, que és el bus DMI (Direct Media Interface), va rebre suport per al mode PCIe x4 Gen3 amb un rendiment de 8.0 GT/S. Anteriorment, a l'Intel C610 PCH, la comunicació entre el processador i la lògica del sistema es realitzava en mode PCIe x4 Gen 2 amb una amplada de banda 5.0 GT/S.
Comparació de la funcionalitat lògica del sistema d'Intel C610 i C620
Tingueu en compte que aquest subsistema és molt més conservador que els ports PCIe integrats del processador, normalment utilitzats per connectar GPU i unitats NVMe, on PCIe 3.0 s'ha utilitzat durant molt de temps i està prevista la transició a PCI Express Gen4.
Canvis revolucionaris en la comunicació CPU-PCH
Els canvis revolucionaris inclouen l'addició de nous canals de comunicació PCIe CPU-PCH, anomenats enllaços ascendents addicionals. Físicament, es tracta de dos ports PCI Express que funcionen en modes PCIe x8 Gen3 i PCIe x16 Gen3, tots dos 8.0 GT/S.
Per a la interacció entre la CPU i Intel C620 PCH, s'utilitzen 3 busos: DMI i dos ports PCI Express
Per què va ser necessari revisar la topologia de comunicació existent amb l'Intel C620? En primer lloc, es poden integrar al PCH fins a 4 controladors de xarxa de 10 GbE amb funcionalitat RDMA. En segon lloc, la nova i més ràpida generació de coprocessadors Intel QuickAssist Technology (QAT), que proporcionen suport de maquinari per a la compressió i el xifratge, s'encarreguen de xifrar el trànsit de xarxa i els intercanvis amb el subsistema d'emmagatzematge. I finalment, el "motor de la innovació" - , que només estarà disponible per als OEM.
Масштабируемость i гибкость
Una propietat important és la possibilitat de seleccionar opcionalment no només la topologia de connexió PCH, sinó també les prioritats dels recursos interns del xip en l'accés a canals de comunicació d'alta velocitat amb el processador central (processadors). A més, en el mode especial EPO (EndPoint Only Mode), la connexió PCH es realitza en l'estat d'un dispositiu PCI Express normal que conté recursos de 10 GbE i Intel QAT. Al mateix temps, la interfície DMI clàssica, així com una sèrie de subsistemes heretats, que es mostren en negre al diagrama, estan desactivats.
Arquitectura interna del xip Intel C620 PCH
En teoria, això fa possible utilitzar més d'un xip Intel C620 PCH en un sistema, escalant la funcionalitat de 10 GbE i Intel QAT per complir els requisits de rendiment. Al mateix temps, les funcions heretades que només es necessiten en una única còpia només es poden habilitar en un dels xips PCH instal·lats.
Així doncs, l'última paraula en disseny serà del desenvolupador de la plataforma, actuant en funció tant de factors tecnològics com de màrqueting d'acord amb el posicionament de cada producte concret.
Font: www.habr.com