Com sabem, la transició a una tecnologia de procés de 3 nm anirà acompanyada d'una transició a una nova arquitectura de transistors. En termes de Samsung, per exemple, seran transistors MBCFET (Multi Bridge Channel FET), en els quals el canal del transistor semblarà diversos canals situats uns sobre els altres en forma de nanopàgines, envoltats per tots els costats per una porta (per a més detalls). , veure ).
Segons els desenvolupadors del centre belga Imec, es tracta d'una estructura de transistors progressiva, però no ideal, que utilitza portes verticals FinFET. Ideal per a processos tecnològics amb escales d'elements inferiors a 3 nm , que va ser proposat pels belgues.
Imec ha desenvolupat un transistor amb pàgines dividides o Forksheet. Aquestes són les mateixes nanopàgines verticals que els canals de transistors, però separades per un dielèctric vertical. A un costat del dielèctric, es crea un transistor amb un canal n, a l'altre, amb un canal p. I tots dos estan envoltats per una persiana comuna en forma de costella vertical.
Reduir la distància al xip entre transistors amb conductivitats diferents és un altre repte important per a una posterior reducció d'escala del procés. Les simulacions TCAD van confirmar que el transistor de pàgina dividida proporcionaria una reducció del 20 per cent de l'àrea de matriu. En general, la nova arquitectura de transistors reduirà l'alçada estàndard de la cel·la lògica a 4,3 pistes. La cel·la es farà més senzilla, cosa que també s'aplica a la fabricació de la cèl·lula de memòria SRAM.
Una simple transició d'un transistor de nanopàgina a un transistor de nanopàgina dividida proporcionarà un augment del 10% en el rendiment mentre es manté el consum, o una reducció del 24% del consum sense guanyar rendiment. Les simulacions per al procés de 2 nm van demostrar que una cèl·lula SRAM utilitzant nanopàgines separades proporcionaria una reducció combinada de l'àrea i una millora del rendiment de fins a un 30% amb un espai d'unió p i n de fins a 8 nm.
Font: 3dnews.ru