Com ja sabeu, el comissari de la interfície PCI Express, el grup multiindustrial PCI-SIG, té pressa per compensar el llarg endarreriment de llançar al mercat una nova versió del bus PCI Express utilitzant les especificacions de la versió 5.0. La versió final de les especificacions PCIe 5.0 ha estat aprovada per aquest , i ja a l'any nou haurien de sortir al mercat dispositius amb suport per al bus actualitzat. Recordeu que, en comparació amb PCIe 4.0, la velocitat de transferència a la línia PCIe 5.0 es duplicarà fins a 32 gigatransaccions per segon (32 GT/s).
Les especificacions són especificacions, però per a la implementació pràctica de la nova interfície, calen silici en funcionament i blocs per a la concessió de llicències a desenvolupadors de controladors de tercers. Una d'aquestes decisions ahir i avui en una conferència a Taipei Astera Labs, Synopsys i Intel. Es diu que és la primera solució integral clau en mà per a la producció i llicència.
La plataforma que es mostra a Taiwan utilitza el xip prototip d'Intel, el controlador Synopsys DesignWare i la capa física PCIe 5.0 amb llicència de l'empresa, així com retemporitzadors d'Astera Labs. Els retemporitzadors són xips que restableixen la integritat del rellotge en presència d'interferències o en cas d'un senyal feble.
Com enteneu, a mesura que augmenta la velocitat de dades en una línia, la integritat del senyal tendeix a zero a mesura que s'allargan les línies de comunicació. Per exemple, segons les especificacions de la línia PCIe 4.0, el rang de transmissió sense utilitzar connectors a la línia és de només 30 cm. Per a la línia PCIe 5.0, aquesta distància serà encara més curta, i fins i tot a aquesta distància, els retemporitzadors han de ser inclòs al circuit del controlador. Astera Labs va aconseguir desenvolupar aquests retimers que poden funcionar tant a la interfície PCIe 4.0 com a part de la interfície PCIe 5.0, que es va demostrar a la conferència.
Font: 3dnews.ru