Com sabem, el març d'aquest any, TSMC va començar la producció pilot de productes de 5 nm. Això va passar a la nova planta Fab 18 de Taiwan, per alliberar solucions de 5 nm. La producció en massa amb el procés N5 de 5 nm es preveu durant el segon trimestre del 2020. A finals del mateix any, es llançarà la producció de xips basats en la tecnologia de procés productiu de 5 nm o N5P (rendiment). La disponibilitat de xips prototip permet a TSMC avaluar les capacitats dels futurs semiconductors produïts a partir de la nova tecnologia de procés, de la qual l'empresa parlarà amb detall al desembre. Però ja pots esbrinar alguna cosa de resums enviats per TSMC per a la seva presentació a IEDM 2019.
Abans d'aclarir els detalls, recordem el que sabem de les declaracions anteriors de TSMC. En comparació amb el procés de 7 nm, s'afirma que el rendiment net dels xips de 5 nm augmentarà un 15% o el consum es reduirà un 30% si el rendiment continua sent el mateix. El procés N5P afegirà un altre 7% de productivitat o un 15% d'estalvi en el consum. La densitat d'elements lògics augmentarà 1,8 vegades. L'escala de la cel·la SRAM canviarà en un factor de 0,75.
En la producció de xips de 5 nm, l'escala d'ús dels escàners EUV arribarà al nivell de producció madura. Es canviarà l'estructura del canal del transistor, possiblement utilitzant germani juntament amb o en lloc de silici. Això garantirà una major mobilitat dels electrons al canal i un augment dels corrents. La tecnologia de procés proporciona diversos nivells de tensió de control, el més alt dels quals proporcionarà un augment del rendiment del 25% en comparació amb el mateix de la tecnologia de procés de 7 nm. La font d'alimentació del transistor per a les interfícies d'E/S anirà entre 1,5 V i 1,2 V.
En la producció de forats passants per a la metal·lització i per a contactes, s'utilitzaran materials amb una resistència encara més baixa. Els condensadors d'alta densitat es fabricaran mitjançant un circuit metall-dielèctric-metall, que augmentarà la productivitat en un 4%. En general, TSMC canviarà a utilitzar nous aïllants de baix K. Un nou procés "sec", Metal Reactive Ion Etching (RIE), apareixerà al circuit de processament d'hòsties de silici, que substituirà parcialment el procés tradicional de Damasc amb coure (per a contactes metàl·lics inferiors a 30 nm). També, per primera vegada, s'utilitzarà una capa de grafè per crear una barrera entre els conductors de coure i el semiconductor (per evitar l'electromigració).
A partir dels documents de l'informe de desembre a IEDM, podem deduir que una sèrie de paràmetres de xips de 5 nm seran encara millors. Així, la densitat d'elements lògics serà més gran i arribarà a 1,84 vegades. La cèl·lula SRAM també serà més petita, amb una àrea de 0,021 µm2. Tot està en ordre amb el rendiment del silici experimental: s'ha obtingut un augment del 15%, així com una possible reducció del consum del 30% en cas de congelació de les altes freqüències.
La nova tecnologia de procés permetrà triar entre set valors de tensió de control, que afegiran varietat al procés de desenvolupament i als productes, i l'ús d'escàners EUV simplificarà definitivament la producció i l'abaratirà. Segons TSMC, canviar als escàners EUV proporciona una millora de 0,73 vegades en la resolució lineal en comparació amb el procés de 7 nm. Per exemple, per produir les capes de metal·lització més crítiques de les primeres capes, en lloc de cinc màscares convencionals, només caldrà una màscara EUV i, per tant, només un cicle de producció en lloc de cinc. Per cert, presteu atenció a la qualitat dels elements del xip quan feu servir la projecció EUV. Bellesa, i això és tot.
Font: 3dnews.ru