La Rostec State Corporation i l'empresa tecnològica Yadro (ICS Holding) tenen la intenció de desenvolupar i començar la producció d'un nou processador per a ordinadors portàtils, ordinadors i servidors, basat en l'arquitectura RISC-V, per al 2025. Es preveu equipar els llocs de treball de les divisions i institucions de Rostec del Ministeri d'Educació i Ciència, el Ministeri d'Educació i el Ministeri de Salut de la Federació Russa amb ordinadors basats en el nou processador. S'invertiran 27,8 milions de rubles en el projecte (inclosos 9,8 milions del pressupost federal), que és més que les inversions totals en la producció de processadors Elbrus i Baikal. D'acord amb el pla de negocis, l'any 2025 tenen previst vendre 60 mil sistemes basats en nous processadors i guanyar 7 mil milions de rubles per això.
Des del 2019, Yadro, una empresa de servidors i emmagatzematge, és propietat de Syntacore, que és un dels desenvolupadors més antics de nuclis IP RISC-V especialitzats oberts i comercials (IP Core), i també és un dels fundadors de l'organització sense ànim de lucre. RISC-V International, supervisant el desenvolupament de l'arquitectura del conjunt d'instruccions RISC-V. Així, hi ha recursos, experiència i competència més que suficients per crear un nou xip RISC-V.
S'informa que el xip que s'està desenvolupant inclourà un processador de 8 nuclis que funciona a 2 GHz. Per a la producció està previst utilitzar el procés tècnic de 12 nm (per comparació, el 2023 Intel té previst produir un xip basat en el nucli SiFive P550 RISC-V amb tecnologia de 7 nm, i el 2022 a la Xina s'espera produir el xip XiangShan , també funcionant a una freqüència de 2 GHz, utilitzant el procés tècnic 14 nm).
Syntacore ofereix actualment llicència per al nucli RISC-V SCR7, adequat per al seu ús en ordinadors de consum i suport per a l'ús de sistemes basats en Linux. SCR7 implementa l'arquitectura del conjunt d'instruccions RISC-V RV64GC i inclou un controlador de memòria virtual amb suport de pàgines de memòria, memòria cau MMU, L1/L2, unitat de punt flotant, tres nivells de privilegis, interfícies compatibles amb AXI4 i ACE i suport SMP (fins a 8 nuclis).
Pel que fa al programari, el suport RISC-V s'està desenvolupant amb èxit a Debian GNU/Linux. A més, a finals de juny, Canonical va anunciar la formació de versions preparades d'Ubuntu 20.04 LTS i 21.04 per a les plaques RISC-V SiFive HiFive Unmatched i SiFive HiFive Unleashed. RISC-V també s'ha portat recentment a la plataforma Android. Cal destacar que Yadro és membre Silver de la Linux Foundation des del 2017, i també és membre del consorci OpenPOWER Foundation, que promou l'arquitectura de conjunt d'instruccions (ISA) OpenPOWER.
Recordem que RISC-V proporciona un sistema d'instrucció de màquines obert i flexible que permet construir microprocessadors per a aplicacions arbitràries sense requerir drets d'autor o imposar condicions d'ús. RISC-V us permet crear SoC i processadors completament oberts. Actualment, basant-se en l'especificació RISC-V, diferents empreses i comunitats estan desenvolupant diverses dotzenes de variants de nuclis de microprocessador, SoC i xips ja produïts sota diverses llicències lliures (BSD, MIT, Apache 2.0). Els sistemes operatius amb suport d'alta qualitat per a RISC-V inclouen GNU/Linux (present des dels llançaments de Glibc 2.27, binutils 2.30, gcc 7 i el nucli Linux 4.15) i FreeBSD.
Font: opennet.ru