Gipadayag sa Imec ang sulundon nga transistor alang sa teknolohiya sa proseso sa 2nm

Sama sa nahibal-an namon, ang pagbalhin sa usa ka teknolohiya sa proseso sa 3 nm pagaubanan sa usa ka pagbalhin sa usa ka bag-ong arkitektura sa transistor. Sa mga termino sa Samsung, pananglitan, kini mahimong mga transistor sa MBCFET (Multi Bridge Channel FET), diin ang channel sa transistor morag daghang mga kanal nga nahimutang sa ibabaw sa usag usa sa porma sa mga nanopage, nga gilibutan sa tanan nga kilid sa usa ka ganghaan (alang sa dugang nga mga detalye. , tan-awa archive sa among balita para sa Marso 14).

Sumala sa mga nag-develop gikan sa sentro sa Belgian nga Imec, kini usa ka progresibo, apan dili maayo, istruktura sa transistor gamit ang bertikal nga mga ganghaan sa FinFET. Maayo alang sa mga proseso sa teknolohiya nga adunay mga timbangan sa elemento nga wala’y 3 nm lainlaing istruktura sa transistor, nga gisugyot sa mga Belgian.

Ang Imec nakahimo og transistor nga adunay split page o Forksheet. Parehas kini nga mga bertikal nga nanopage sa mga agianan sa transistor, apan gibulag sa usa ka bertikal nga dielectric. Sa usa ka bahin sa dielectric, ang usa ka transistor nga adunay usa ka n-channel gihimo, sa pikas, nga adunay usa ka p-channel. Ug silang duha gilibutan sa usa ka komon nga shutter sa porma sa usa ka bertikal gusok.

Ang pagkunhod sa on-chip nga gilay-on tali sa mga transistor nga adunay lain-laing mga conductivities mao ang laing dakong hagit alang sa dugang nga proseso downscaling. Gipamatud-an sa mga simulation sa TCAD nga ang split-page transistor maghatag ug 20 porsyento nga pagkunhod sa lugar nga mamatay. Sa kinatibuk-an, ang bag-ong arkitektura sa transistor makapakunhod sa standard logic cell height ngadto sa 4,3 tracks. Ang cell mahimong mas simple, nga magamit usab sa paghimo sa SRAM memory cell.

Ang usa ka yano nga transisyon gikan sa usa ka nanopage transistor ngadto sa usa ka split nanopage transistor maghatag sa usa ka 10% nga pagtaas sa performance samtang nagmintinar sa konsumo, o usa ka 24% nga pagkunhod sa konsumo nga walay pagtaas sa performance. Ang mga simulation alang sa proseso sa 2nm nagpakita nga ang usa ka SRAM cell nga naggamit sa gibulag nga mga nanopage maghatag usa ka hiniusa nga pagkunhod sa lugar ug pagpaayo sa pasundayag hangtod sa 30% nga adunay p- ug n-junction nga gilay-on hangtod sa 8 nm.

Source: 3dnews.ru