Jak víme, přechod na 3nm procesní technologii bude provázet přechod na novou tranzistorovou architekturu. V podmínkách Samsungu půjde například o tranzistory MBCFET (Multi Bridge Channel FET), u kterých bude tranzistorový kanál vypadat jako několik kanálů umístěných nad sebou ve formě nanostránek, obklopených ze všech stran bránou (více podrobností , viz ).
Podle vývojářů z belgického centra Imec se jedná o progresivní, ne však ideální, tranzistorovou strukturu využívající vertikální FinFET hradla. Ideální pro technologické procesy se stupnicí prvků menší než 3 nm , kterou navrhli Belgičané.
Imec vyvinul tranzistor s rozdělenými stránkami neboli Forksheet. Jedná se o stejné vertikální nanostránky jako tranzistorové kanály, ale oddělené vertikálním dielektrikem. Na jedné straně dielektrika je vytvořen tranzistor s n-kanálem, na druhé s p-kanálem. A oba jsou obehnány společným uzávěrem v podobě svislého žebra.
Snížení vzdálenosti na čipu mezi tranzistory s různou vodivostí je další velkou výzvou pro další proces downscalingu. Simulace TCAD potvrdily, že tranzistor s rozdělenou stránkou poskytne 20procentní zmenšení plochy matrice. Obecně platí, že nová architektura tranzistorů sníží standardní výšku logické buňky na 4,3 stopy. Buňka se zjednoduší, což platí i pro výrobu paměťové buňky SRAM.
Jednoduchý přechod z nanopage tranzistoru na dělený nanopage tranzistor zajistí 10% nárůst výkonu při zachování spotřeby, nebo 24% snížení spotřeby bez zvýšení výkonu. Simulace pro 2nm proces ukázaly, že buňka SRAM využívající oddělené nanostránky by poskytla kombinované snížení plochy a zlepšení výkonu až o 30 % s roztečí p- a n-spojů až do 8 nm.
Zdroj: 3dnews.ru