Jak víme, v březnu tohoto roku TSMC zahájila pilotní výrobu 5nm produktů. Stalo se to v nové továrně Fab 18 na Tchaj-wanu, pro uvolnění 5nm řešení. Masová výroba pomocí 5nm procesu N5 se očekává ve druhém čtvrtletí roku 2020. Do konce téhož roku bude zahájena výroba čipů na bázi produktivní 5nm procesní technologie nebo N5P (výkon). Dostupnost prototypových čipů umožňuje TSMC vyhodnotit schopnosti budoucích polovodičů vyráběných na základě nové procesní technologie, o které bude společnost podrobně hovořit v prosinci. Ale už se dá něco zjistit z abstraktů předložených TSMC k prezentaci na IEDM 2019.
Než si upřesníme detaily, připomeňme si, co víme z předchozích vyjádření TSMC. Oproti 7nm procesu se tvrdí, že čistý výkon 5nm čipů vzroste o 15 % nebo se spotřeba sníží o 30 %, pokud výkon zůstane stejný. Proces N5P přidá dalších 7 % produktivity nebo 15 % úsporu spotřeby. Hustota logických prvků se zvýší 1,8krát. Měřítko buněk SRAM se změní faktorem 0,75.
Při výrobě 5nm čipů se rozsah použití EUV skenerů dostane na úroveň vyspělé produkce. Struktura kanálu tranzistoru bude změněna, možná použitím germania spolu s křemíkem nebo místo něj. To zajistí zvýšenou pohyblivost elektronů v kanálu a zvýšení proudů. Procesní technologie poskytuje několik úrovní řídicího napětí, z nichž nejvyšší poskytne 25% nárůst výkonu ve srovnání se stejnou 7 nm procesní technologií. Tranzistorové napájení pro I/O rozhraní bude v rozsahu od 1,5 V do 1,2 V.
Při výrobě průchozích otvorů pro pokovení a pro kontakty budou použity materiály s ještě nižším odporem. Kondenzátory s ultravysokou hustotou budou vyrobeny pomocí obvodu kov-dielektrikum-kov, což zvýší produktivitu o 4 %. Obecně TSMC přejde na používání nových izolátorů s nízkým obsahem K. V obvodu zpracování křemíkových plátků se objeví nový „suchý“ proces Metal Reactive Ion Etching (RIE), který částečně nahradí tradiční damašský proces využívající měď (pro kovové kontakty menší než 30 nm). Poprvé bude také použita vrstva grafenu k vytvoření bariéry mezi měděnými vodiči a polovodičem (aby se zabránilo elektromigraci).
Z podkladů k prosincové zprávě na IEDM můžeme vyčíst, že řada parametrů 5nm čipů bude ještě lepší. Hustota logických prvků tedy bude vyšší a dosáhne 1,84násobku. Buňka SRAM bude také menší, s plochou 0,021 µm2. S výkonem experimentálního křemíku je vše v pořádku - bylo dosaženo 15% nárůstu a také možného 30% snížení spotřeby v případě zamrznutí vysokých frekvencí.
Nová procesní technologie umožní výběr ze sedmi hodnot řídicího napětí, což zpestří vývojový proces a produkty, použití EUV skenerů výrobu rozhodně zjednoduší a zlevní. Podle TSMC poskytuje přechod na EUV skenery 0,73x zlepšení lineárního rozlišení ve srovnání se 7nm procesem. Například pro výrobu nejkritičtějších metalizačních vrstev prvních vrstev bude místo pěti konvenčních masek zapotřebí pouze jedna EUV maska, a tedy pouze jeden výrobní cyklus namísto pěti. Mimochodem, věnujte pozornost tomu, jak úhledně dopadnou prvky na čipu při použití EUV projekce. Krása, a to je vše.
Zdroj: 3dnews.ru