Byla p\u0159edstavena fin\u00e1ln\u00ed verze specifikace programov\u011b-hardware platformy CHERIoT 1.0 (Capability Hardware Extension to RISC-V for Internet of Things), definuj\u00edc\u00ed roz\u0161\u00ed\u0159en\u00ed instruk\u010dn\u00edho souboru (ISA) pro tvorbu zabezpe\u010den\u00fdch za\u0159\u00edzen\u00ed. CHERIoT poskytuje hardwarov\u00e9 mo\u017enosti pro sledov\u00e1n\u00ed p\u0159\u00edstupu k pam\u011bti, kontrolu spr\u00e1vnosti pr\u00e1ce s ukazateli a zaji\u0161t\u011bn\u00ed izolace blok\u016f k\u00f3du. Z\u00e1rove\u0148 byl zve\u0159ejn\u011bn stabiln\u00ed release referen\u010dn\u00ed form\u00e1ln\u00ed modelu CHERIoT ISA, definovan\u00e9ho v jazyce Sail. V\u00fdsledky projektu jsou distribuov\u00e1ny pod licenc\u00ed BSD. <\/p>\n
Projekt CHERIoT byl vytvo\u0159en spole\u010dnost\u00ed Microsoft pro \u0159e\u0161en\u00ed probl\u00e9m\u016f s bezpe\u010dnost\u00ed v existuj\u00edc\u00edm k\u00f3du v jazyc\u00edch C a C++ a pro ochranu takov\u00e9ho k\u00f3du bez nutnosti jeho p\u0159ed\u011bl\u00e1n\u00ed. Ochrana je realizov\u00e1na prost\u0159ednictv\u00edm modifikovan\u00e9ho kompil\u00e1toru, kter\u00fd pou\u017e\u00edv\u00e1 roz\u0161\u00ed\u0159enou sadu procesorov\u00fdch instrukc\u00ed (ISA) pro zaji\u0161t\u011bn\u00ed integrity ukazatel\u016f, kontroly hranic p\u0159i pr\u00e1ci s pam\u011bt\u00ed a prevence p\u0159\u00edstupu k uvoln\u011bn\u00e9 pam\u011bti. V roce 2023 byly v\u00fdsledky CHERIoT zp\u0159\u00edstupn\u011bny a p\u0159etvo\u0159eny na spole\u010dn\u00fd projekt, do kter\u00e9ho se p\u0159ipojily i dal\u0161\u00ed spole\u010dnosti. <\/p>\n
Hardwarov\u00e9 komponenty CHERIoT jsou navr\u017eeny jako mikrokontrol\u00e9r zalo\u017een\u00fd na architektu\u0159e RISC-V, realizuj\u00edc\u00ed zabezpe\u010denou procesorovou architekturu CHERI (Capability Hardware Extension to RISC-V) s modelem \u0159\u00edzen\u00e9ho p\u0159\u00edstupu k pam\u011bti zalo\u017een\u00fdm na \u201ecapability\u201c (ka\u017ed\u00e1 operace \u010dten\u00ed a z\u00e1pisu do pam\u011bti je autorizov\u00e1na). Na z\u00e1klad\u011b architektury sady p\u0159\u00edkaz\u016f (ISA) poskytovan\u00e9 v CHERIoT je vybudov\u00e1n softwarov\u00fd model, kter\u00fd zaru\u010duje bezpe\u010dnost pr\u00e1ce s pam\u011bt\u00ed na \u00farovni jednotliv\u00fdch objekt\u016f, poskytuje ochranu p\u0159ed p\u0159\u00edstupem k ji\u017e uvoln\u011bn\u00e9 pam\u011bti a realizuje lehk\u00fd syst\u00e9m izolace p\u0159\u00edstupu k pam\u011bti. <\/p>\n
Uveden\u00fd model softwarov\u00e9 ochrany se p\u0159\u00edmo prom\u00edt\u00e1 do jazykov\u00e9ho modelu C\/C++, co\u017e umo\u017e\u0148uje jeho aplikaci pro st\u00e1vaj\u00edc\u00ed aplikace, u nich\u017e je pro ochranu t\u0159eba pouze p\u0159ekompilace a spu\u0161t\u011bn\u00ed na hardwaru podporuj\u00edc\u00edm ISA CHERIoT. Nap\u0159\u00edklad pou\u017eit\u00ed CHERIoT umo\u017e\u0148uje bez nutnosti zm\u011bn v k\u00f3du realizovat automatickou kontrolu hranic, sledov\u00e1n\u00ed doby \u017eivota oblast\u00ed pam\u011bti a zaji\u0161t\u011bn\u00ed integrity ukazatel\u016f v komponent\u00e1ch zpracov\u00e1vaj\u00edc\u00edch ned\u016fv\u011bryhodn\u00e1 data. <\/p>\n
Mezi probl\u00e9my, kter\u00e9 jsou blokov\u00e1ny pomoc\u00ed CHERIoT: <\/p>\n
Krom\u011b specifikace a form\u00e1ln\u00edho modelu vyv\u00edj\u00ed projekt referen\u010dn\u00ed implementaci 32bitov\u00e9ho RISC-V CPU Ibex s podporou ISA CHERIoT a modifikovan\u00fd n\u00e1stroj LLVM. Sch\u00e9mata prototypu CPU a popisy hardwarov\u00fdch blok\u016f ve Verilogu jsou \u0161\u00ed\u0159eny pod licenc\u00ed Apache 2.0. Jako z\u00e1klad pro CPU bylo pou\u017eito j\u00e1dro Ibex z projektu lowRISC. Na z\u00e1klad\u011b j\u00e1dra CHERIoT se p\u0159ipravuj\u00ed k hromadn\u00e9 v\u00fdrob\u011b \u010dipy ICENI, jejich\u017e uveden\u00ed na trh je pl\u00e1nov\u00e1no na p\u0159\u00ed\u0161t\u00ed rok. Spole\u010dnost Microsoft tak\u00e9 vyv\u00edj\u00ed mikrokontrol\u00e9r Kudu s podporou ISA CHERIoT. Ibex a Kudu ji\u017e pln\u011b podporuj\u00ed specifikaci CHERIoT 1.0. Pracuje se na standardizaci CHERI-roz\u0161\u00ed\u0159en\u00ed pro procesory RISC-V v organizaci RISC-V International. <\/p>\n
D\u00e1le se vyv\u00edj\u00ed emul\u00e1tor platformy na b\u00e1zi FPGA a Docker kontejner pro v\u00fdvoj\u00e1\u0159e s p\u0159edinstalovan\u00fdm n\u00e1strojem a simul\u00e1torem CPU Ibex, realizovan\u00fdm pomoc\u00ed Verilatoru. Krom\u011b toho byl na z\u00e1klad\u011b CHERIoT p\u0159ipraven prototyp opera\u010dn\u00edho syst\u00e9mu re\u00e1ln\u00e9ho \u010dasu CHERIoT RTOS, kter\u00fd umo\u017e\u0148uje izolaci compartment\u016f i na vestav\u011bn\u00fdch syst\u00e9mech s 256 MB RAM. K\u00f3d CHERIoT RTOS je naps\u00e1n v jazyce C++ a je \u0161\u00ed\u0159en pod licenc\u00ed MIT. Z\u00e1kladn\u00ed komponenty opera\u010dn\u00edho syst\u00e9mu, jako jsou bootloader, pl\u00e1nova\u010d a syst\u00e9m distribuce pam\u011bti, jsou strukturov\u00e1ny ve form\u011b compartment\u016f. <\/p>\n