Fel y gwyddom, ym mis Mawrth eleni, dechreuodd TSMC gynhyrchu peilot o gynhyrchion 5nm. Digwyddodd hyn yn ffatri newydd Fab 18 yn Taiwan, ar gyfer rhyddhau datrysiadau 5nm. Disgwylir cynhyrchu mΓ s gan ddefnyddio'r broses 5nm N5 yn ail chwarter 2020. Erbyn diwedd yr un flwyddyn, bydd cynhyrchu sglodion yn seiliedig ar y dechnoleg broses gynhyrchiol 5-nm neu N5P (perfformiad) yn cael ei lansio. Mae argaeledd sglodion prototeip yn caniatΓ‘u i TSMC werthuso galluoedd lled-ddargludyddion y dyfodol a gynhyrchir yn seiliedig ar y dechnoleg broses newydd, y bydd y cwmni'n siarad amdano'n fanwl ym mis Rhagfyr. Ond gallwch chi ddarganfod rhywbeth yn barod o grynodebau a gyflwynwyd gan TSMC iβw cyflwyno yn IEDM 2019.
Cyn i ni fynd i mewn i'r manylion, gadewch i ni gofio'r hyn a wyddom o ddatganiadau blaenorol TSMC. O'i gymharu Γ’'r broses 7nm, honnir y bydd perfformiad net sglodion 5nm yn cynyddu 15% neu bydd y defnydd yn cael ei leihau 30% os yw'r perfformiad yn aros yr un fath. Bydd y broses N5P yn ychwanegu cynhyrchiant arall o 7% neu arbedion o 15% yn y defnydd. Bydd dwysedd elfennau rhesymeg yn cynyddu 1,8 gwaith. Bydd graddfa celloedd SRAM yn newid gan ffactor o 0,75.
Wrth gynhyrchu sglodion 5nm, bydd graddfa'r defnydd o sganwyr EUV yn cyrraedd lefel y cynhyrchiad aeddfed. Bydd strwythur y sianel transistor yn cael ei newid, o bosibl trwy ddefnyddio germaniwm ynghyd Γ’ silicon neu yn ei le. Bydd hyn yn sicrhau mwy o symudedd electronau yn y sianel a chynnydd mewn ceryntau. Mae'r dechnoleg broses yn darparu sawl lefel foltedd rheoli, a bydd yr uchaf ohonynt yn darparu cynnydd perfformiad o 25% o'i gymharu Γ’'r un peth yn y dechnoleg broses 7 nm. Bydd y cyflenwad pΕ΅er transistor ar gyfer y rhyngwynebau I/O yn amrywio o 1,5 V i 1,2 V.
Wrth gynhyrchu tyllau trwodd ar gyfer meteleiddio ac ar gyfer cysylltiadau, bydd deunyddiau Γ’ gwrthiant hyd yn oed yn is yn cael eu defnyddio. Bydd y cynwysyddion dwysedd uwch-uchel yn cael eu cynhyrchu gan ddefnyddio cylched metel-dielectric-metel, a fydd yn cynyddu cynhyrchiant 4%. Yn gyffredinol, bydd TSMC yn newid i ddefnyddio ynysyddion K isel newydd. Bydd proses βsychβ newydd, Metal Reactive Ion Ysgythru (RIE), yn ymddangos yn y gylched prosesu wafferi silicon, a fydd yn disodli'n rhannol y broses Damascus traddodiadol gan ddefnyddio copr (ar gyfer cysylltiadau metel llai na 30 nm). Hefyd am y tro cyntaf, bydd haen o graphene yn cael ei ddefnyddio i greu rhwystr rhwng y dargludyddion copr a'r lled-ddargludydd (i atal electromigration).
O'r dogfennau ar gyfer adroddiad mis Rhagfyr yn IEDM, gallwn ganfod y bydd nifer o baramedrau o sglodion 5nm hyd yn oed yn well. Felly, bydd dwysedd yr elfennau rhesymeg yn uwch ac yn cyrraedd 1,84 gwaith. Bydd y gell SRAM hefyd yn llai, gydag arwynebedd o 0,021 Β΅m2. Mae popeth mewn trefn gyda pherfformiad y silicon arbrofol - cafwyd cynnydd o 15%, yn ogystal Γ’ gostyngiad posibl o 30% yn y defnydd yn achos rhewi'r amleddau uchel.
Bydd y broses newydd yn ei gwneud hi'n bosibl dewis o saith gwerth foltedd rheoli, a fydd yn ychwanegu amrywiaeth at y broses ddatblygu a'r cynhyrchion, a bydd defnyddio sganwyr EUV yn bendant yn symleiddio'r cynhyrchiad ac yn ei gwneud yn rhatach. Yn Γ΄l TSMC, mae newid i sganwyr EUV yn darparu gwelliant 0,73x mewn cydraniad llinol o'i gymharu Γ’'r broses 7nm. Er enghraifft, i gynhyrchu'r haenau meteleiddio mwyaf hanfodol o'r haenau cyntaf, yn lle pum masg confensiynol, dim ond un mwgwd EUV fydd ei angen ac, yn unol Γ’ hynny, dim ond un cylch cynhyrchu yn lle pump. Gyda llaw, rhowch sylw i ba mor daclus yw'r elfennau ar y sglodion wrth ddefnyddio rhagamcaniad EUV. Harddwch, a dyna i gyd.
Ffynhonnell: 3dnewyddion.ru