Som vi ved, vil overgangen til en 3 nm procesteknologi blive ledsaget af en overgang til en ny transistorarkitektur. I Samsung-termer vil disse for eksempel være MBCFET (Multi Bridge Channel FET) transistorer, hvor transistorkanalen vil ligne flere kanaler placeret over hinanden i form af nanopager, omgivet på alle sider af en gate (for flere detaljer) , se ).
Ifølge udviklere fra det belgiske center Imec er dette en progressiv, men ikke ideel, transistorstruktur, der bruger vertikale FinFET-porte. Ideel til teknologiske processer med grundstofskalaer mindre end 3 nm , som blev foreslået af belgierne.
Imec har udviklet en transistor med delte sider eller Forksheet. Disse er de samme lodrette nanopager som transistorkanaler, men adskilt af et lodret dielektrikum. På den ene side af dielektrikumet skabes en transistor med en n-kanal, på den anden side med en p-kanal. Og begge er omgivet af en fælles lukker i form af en lodret ribbe.
Reduktion af on-chip-afstanden mellem transistorer med forskellige ledningsevner er en anden stor udfordring for yderligere procesnedskalering. TCAD-simuleringer bekræftede, at split-page-transistoren ville give en reduktion på 20 procent i matricearealet. Generelt vil den nye transistorarkitektur reducere standard logikcellehøjden til 4,3 spor. Cellen bliver enklere, hvilket også gælder for fremstillingen af SRAM-hukommelsescellen.
En simpel overgang fra en nanopage-transistor til en split nanopage-transistor vil give en 10 % stigning i ydeevnen, mens forbruget opretholdes, eller en 24 % reduktion i forbruget uden at opnå ydelse. Simuleringer for 2nm-processen viste, at en SRAM-celle, der anvender adskilte nanopager, ville give en kombineret arealreduktion og ydeevneforbedring på op til 30 % med p- og n-forbindelsesafstand op til 8 nm.
Kilde: 3dnews.ru