I lyset af den nærmer sig barriere i chipproduktion, som er umuligheden af yderligere nedskalering af tekniske processer, kommer multi-chip pakning af krystaller frem. Ydeevnen af fremtidige processorer vil blive målt ved kompleksiteten, eller endnu bedre, kompleksiteten af løsningerne. Jo flere funktioner der er tildelt en lille processorchip, jo mere kraftfuld og effektiv vil hele platformen være. I dette tilfælde vil selve processoren være en platform af en masse heterogene krystaller forbundet med en højhastighedsbus, som ikke vil være værre (med hensyn til hastighed og forbrug), end hvis det var en monolitisk krystal. Processoren bliver med andre ord både et bundkort og et sæt udvidelseskort, inklusive hukommelse, ydre enheder og så videre.
Intel har allerede demonstreret implementeringen af to proprietære teknologier til rumlig emballering af uens krystaller i én pakke. Disse er EMIB og . Den første er brogrænseflader indbygget i "monterings"-substratet til vandret arrangement af krystaller, og den anden er et tredimensionelt eller stablet arrangement af krystaller ved hjælp af blandt andet gennem vertikale metalliseringskanaler TSV'er. Ved hjælp af EMIB-teknologi producerer virksomheden Stratix X generation FPGA'er og Kaby Lake G hybridprocessorer, og Foveros teknologi vil blive implementeret i kommercielle produkter i anden halvdel af dette år. For eksempel vil det blive brugt til at producere Lakefield bærbare processorer.
Selvfølgelig vil Intel ikke stoppe der og vil fortsætte med aktivt at udvikle teknologier til progressiv chippakning. Konkurrenter gør det samme. Hvordan , og Samsung udvikler teknologier til det rumlige arrangement af krystaller (chiplets) og har til hensigt at fortsætte med at trække tæppet af nye muligheder over sig.
For nylig, på SEMICON West-konferencen, Intel igen at dets teknologier til multi-chip emballage udvikler sig i et godt tempo. Arrangementet præsenterede tre teknologier, hvis implementering vil finde sted i den nærmeste fremtid. Det skal siges, at alle tre teknologier ikke bliver industristandarder. Intel beholder alle udviklinger for sig selv og vil kun levere dem til kunder til kontraktfremstilling.
Den første af tre nye teknologier til rumlig pakning af chiplets er Co-EMIB. Dette er en kombination af billig EMIB-brogrænsefladeteknologi med Foveros-chiplets. Foveros multi-chip stack designs kan sammenkobles med horisontale EMIB links til komplekse systemer uden at ofre gennemløb eller ydeevne. Intel hævder, at latensen og gennemløbet af alle flerlagsgrænseflader ikke vil være værre end i en monolitisk chip. Faktisk, på grund af den ekstreme tæthed af heterogene krystaller, vil den samlede ydeevne og energieffektivitet af opløsningen og grænseflader være endnu højere end i tilfælde af en monolitisk opløsning.
For første gang kunne Co-EMIB-teknologi bruges til at producere Intel-hybridprocessorer til Aurora-supercomputeren, der forventes at blive sendt i slutningen af 2021 (et fælles projekt mellem Intel og Cray). Prototypeprocessoren blev vist på SEMICON West som en stak af 18 små matricer på en stor matrice (Foveros), hvoraf et par var forbundet vandret med en EMIB-forbindelse.
Den anden af Intels tre nye rumlige chip-pakketeknologier kaldes Omni-Directional Interconnect (ODI). Denne teknologi er intet andet end brugen af EMIB- og Foveros-grænseflader til horisontal og vertikal elektrisk forbindelse af krystaller. Det, der gjorde ODI til et særskilt punkt, var det faktum, at virksomheden implementerede strømforsyning til chiplets i stakken ved hjælp af vertikale TSV-forbindelser. Denne tilgang vil gøre det muligt effektivt at distribuere mad. Samtidig er modstanden af 70-μm TSV-kanaler til strømforsyning reduceret betydeligt, hvilket vil reducere antallet af kanaler, der kræves til at levere strøm og frigøre areal på chippen til transistorer (for eksempel).
Endelig kaldte Intel chip-til-chip-grænsefladen MDIO for den tredje teknologi til rumlig emballering. Dette er Advanced Interface Bus (AIB) i form af et fysisk lag til inter-chip signaludveksling. Strengt taget er dette anden generation af AIB-bussen, som Intel udvikler til DARPA. Den første generation af AIB blev introduceret i 2017 med mulighed for at overføre data over hver kontakt med en hastighed på 2 Gbit/s. MDIO-bussen giver udveksling med en hastighed på 5,4 Gbit/s. Dette link vil blive en konkurrent til TSMC LIPINCON-bussen. LIPINCON-overførselshastigheden er højere - 8 Gbit/s, men Intel MDIO har en højere GB/s-densitet pr. millimeter: 200 versus 67, så Intel hævder en udvikling, der ikke er værre end konkurrentens.
Kilde: 3dnews.ru