Som du ved, har kuratoren for PCI Express-grænsefladen, den interindustrielle gruppe PCI-SIG, travlt med at kompensere for den lange forsinkelse efter tidsplanen med at bringe en ny version af PCI Express-bussen på markedet med specifikationer version 5.0. Den endelige version af PCIe 5.0-specifikationerne er blevet godkendt af denne , og i det nye år skulle enheder med understøttelse af den opdaterede bus komme på markedet. Lad os minde dig om, at sammenlignet med PCIe 4.0 vil overførselshastigheden langs PCIe 5.0-linjen fordobles til 32 gigatransaktioner pr. sekund (32 GT/s).
Specifikationer er specifikationer, men til den praktiske implementering af den nye grænseflade er der brug for fungerende silicium og blokke til licensering til tredjeparts controller-udviklere. En af disse beslutninger i går og i dag på en konference i Taipei virksomheder Astera Labs, Synopsys og Intel. Det hævdes, at dette er den første samlede løsning, der er fuldt klar til implementering i produktion og til licensering.
Platformen vist i Taiwan bruger Intels præproduktionschip, Synopsys DesignWare-controller og virksomhedens fysiske PCIe 5.0-lag, som kan købes på licens, samt retimere fra Astera Labs. Retimere er chips, der genopretter integriteten af urimpulser i nærvær af interferens eller i tilfælde af et svagt signal.
Som du kan forestille dig, når hastigheden af datatransmission på en linje stiger, har signalintegriteten en tendens til at falde, efterhånden som kommunikationslinjerne forlænges. I henhold til specifikationerne for PCIe 4.0-linjen er transmissionsrækkevidden uden brug af stik på linjen for eksempel kun 30 cm. For PCIe 5.0-linjen vil denne afstand være endnu kortere og selv på en sådan afstand er det nødvendigt at medtage retimere i controllerkredsløbet. Astera Labs formåede at udvikle retimere, der både kan fungere i PCIe 4.0-interfacet og som en del af PCIe 5.0-interfacet, som blev demonstreret på konferencen.
Kilde: 3dnews.ru