{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/da\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2, et \u00e5bent GPGPU baseret p\u00e5 RISC-V-arkitektur, er tilg\u00e6ngeligt","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Udgaven af projektet Vortex 2.2 er offentliggjort, som udvikler et \u00e5bent GPGPU baseret p\u00e5 RISC-V instruktionss\u00e6ttets arkitektur, designet til at udf\u00f8re parallel beregning ved hj\u00e6lp af OpenCL API og SIMT (Single Instruction, Multiple Threads) udf\u00f8relsesmodel. Projektet kan ogs\u00e5 bruges til forskning inden for 3D-grafik og udvikling af nye GPU-arkitekturer. Diagrammer, beskrivelser af hardwarekomponenter p\u00e5 Verilog, simulatorer, drivere og tilh\u00f8rende projekt-dokumentation distribueres under Apache 2.0 licensen. <\/p>\n

Kernen i GPGPU er en typisk RISC-V ISA, der er udvidet med nogle ekstra instruktioner, der er n\u00f8dvendige for at underst\u00f8tte GPU-funktioner og tr\u00e5dforvaltning. \u00c6ndringerne i RISC-V's instruktionsarkitektur er minimeret, og der bruges i videst muligt omfang allerede eksisterende vektor-instruktioner. Blandt de ekstra instruktioner kan n\u00e6vnes: «tex» til acceleration af teksturbehandling, vx_rast til h\u00e5ndtering af rasterisering, vx_rop til behandling af fragmenter, dybde og gennemsigtighed, vx_imadd til udf\u00f8relse af operationen «multiplicer og add\u00e9r», vx_wspawn, vx_tmc og vx_bar til aktivering af instruktionernes og tr\u00e5denes front end (wavefront, s\u00e6t af tr\u00e5de, der udf\u00f8res parallelt af SIMD Engine), vx_split og vx_join.

\"Vortex<\/center> <\/p>\n

Det udviklede GPGPU underst\u00f8tter 32- og 64-bit arkitekturerne RISC-V RV32IMF og RV64IMAFD, og kan inkludere valgfri delt hukommelse, L1, L2 og L3 caches, samt et konfigurerbart antal kerner, opgaveblokke (warps) og tr\u00e5de. For hver kerne er der mulighed for at aktivere et konfigurerbart antal ALU, FPU, LSU og SFU. Til prototyping kan FPGA'er fra Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 og Xilinx Versal VCK5000 anvendes. Til simulering af chipens funktion kan Verilator (Verilog-simulator), RTLSIM (RTL-simulering) og SimX (programsimulering) benyttes. <\/p>\n

Til udvikling af applikationer tilbydes et v\u00e6rkt\u00f8jss\u00e6t, der inkluderer tilpassede versioner af PoCL (kompilator og runtime OpenCL) til Vortex, LLVM\/Clang, GCC og Binutils. Projektet underst\u00f8tter specifikationen OpenCL 1.2, og gennem overs\u00e6ttelse til OpenCL er supporten for den mellemliggende repr\u00e6sentation af shaders SPIR-V implementeret. Til grafik p\u00e5 Vortex-teknologier udvikles den \u00e5bne GPU Skybox, som underst\u00f8tter den grafiske API Vulkan. Prototypen af Skybox, bygget p\u00e5 FPGA Altera Stratix 10 og indeholdende 32 kerner (512 tr\u00e5de), har med en frekvens p\u00e5 230 MHz opn\u00e5et en ydeevne for indl\u00e6sning p\u00e5 3,7 gigapixler pr. sekund (29,4 gigatransaktioner pr. sekund). <\/p>\n

Blandt \u00e6ndringerne i version Vortex 2.2: <\/p>\n