{"id":156210,"date":"2026-02-01T23:12:51","date_gmt":"2026-02-01T21:12:54","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4"},"modified":"2026-02-02T16:58:05","modified_gmt":"2026-02-02T14:58:05","slug":"intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","status":"publish","type":"post","link":"https:\/\/prohoster.info\/da\/blog\/news\/intel-pokazala-obrazecz-ogromnogo-ii-chipa-s-chetyrmya-logicheskimi-blokami-i-12-stekami-hbm4","title":{"rendered":"Intel pr\u00e6senterede en prototype af en k\u00e6mpe AI-chip med fire logiske blokke og 12 HBM4-stakke","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Intel Foundry har udgivet et reklamedokument<\/a>, der detaljeret beskriver virksomhedens avancerede l\u00f8sninger inden for udvikling og implementering af hardware til kunstig intelligens og h\u00f8jtydende computing. Intel har ogs\u00e5 demonstreret en \"testchip til AI\", som viser virksomhedens nuv\u00e6rende kapaciteter inden for chip-packaging.<\/p>\n

<\/center>\"Intel<\/p>\n

Intel viste et system i chip-package (SiP) st\u00f8rrelsen af otte fotomasker til standardchips, inkluderende fire logiske blokke, 12 stakke af HBM4-klasse og to input-output blokke. I mods\u00e6tning til den skalerbare koncept med 16 logiske blokke og 24 stakke HBM5, pr\u00e6senteret af virksomheden<\/a> sidste m\u00e5ned, er dette system faktisk produktionsklart i dag.<\/p>\n

Det er vigtigt at bem\u00e6rke, at Intel Foundry ikke viste en fungerende AI-accelerator, men en \"testchip til AI\", der demonstrerer, hvordan fremtidige processorer til AI og h\u00f8jtydende computing kan fysisk konstrueres (eller snarere samles). Intel viser hele konstruktionsmetoden, som kombinerer store beregningsblokke, stakke af h\u00f8jhastighedsram, ultrahurtige chip-til-chip forbindelser og nye str\u00f8mforsyningsteknologier i et enkelt teknologisk hus. Denne pakke adskiller sig markant fra hvad virksomheder som TSMC tilbyder i dag. Intel \u00f8nsker at demonstrere, at n\u00e6ste generations processorer til h\u00f8jtydende AI kan have en multi-chip design, og Intel Foundry er allerede i stand til at producere dem.<\/p>\n

Den pr\u00e6senterede platform er bygget op af fire store logiske blokke, der sandsynligvis er baseret p\u00e5 Intel 18A teknologi (dermed med RibbonFET transistorer med cirkul\u00e6rt gate og PowerVia str\u00f8msystem p\u00e5 bagsiden), som er omgivet af HBM4 klasse hukommelses-stakke og I\/O enheder. Alle n\u00f8glekomponenter er formodentlig forbundet med EMIB-T 2.5D broforbindelser, der er integreret direkte i chipens substrate. Intel anvender EMIB-T interchip interface teknologi, som tilf\u00f8jer huller i silicium inde i broerne, s\u00e5 str\u00f8m og signaler kan passere b\u00e5de vertikalt og horisontalt, for at maksimere forbindelsest\u00e6thed og str\u00f8mforsyning. Platformen er designet til UCIe interkristale interfaces, der opererer ved 32 GT\/s og h\u00f8jere, og som formodentlig ogs\u00e5 anvendes til at forbinde C-HBM4E stakke.<\/p>\n

\"Intel<\/p>\n

Testprototypen af chippen viser ogs\u00e5 Intels overgang til vertikal opbygning. Virksomhedens technology roadmap inkluderer Intel 18A-PT teknologi, der er specifikt designet til chipletter, som indeb\u00e6rer at placere andre logiske chips eller hukommelse ovenp\u00e5. F\u00f8lgelig skal chipletterne have bagside powerforsyning og ogs\u00e5 bruge gennemg\u00e5ende og hybrid interconnects. I tilf\u00e6lde af \"testprototypen af AI-processoren\" er de grundl\u00e6ggende 18A-PT chips placeret under 18A\/18A-P beregningschips og fungerer enten som store cache-chips eller udf\u00f8rer en anden st\u00f8ttefunktion. Til vertikal forbindelse af chipletter bruger Intel Foveros packaging teknologi familien \u2014 Foveros 2.5D, Foveros-R og Foveros Direct 3D. De muligg\u00f8r en fintrinnet kobberforbindelse mellem aktive chips for at sikre maksimal b\u00e5ndbredde og energieffektivitet af de \u00f8verste chips. Sammen med EMIB broerne g\u00f8r disse metoder det muligt for Intel at skabe en hybrid lateral-vertikal opbygning, som virksomheden positionerer som et alternativ til store silicium interposers med en h\u00f8jere pladeudnyttelse og udbytte.<\/p>\n

For multi-chip AI accelerators and high-performance computing, the primary design constraint is power supply. To this end, the Intel platform must integrate all of Intel's latest innovations in energy efficiency, including PowerVia, Omni MIM embedded capacitors, bridge-level isolation in EMIB-T, eDTC and eMIM-T capacitors on the base die, as well as CoaxMIL embedded inductors to support semi-integrated voltage regulators (IVR) located beneath each stack and under the housing itself (unlike IVR in TSMC's CoWoS-L, which are part of the interposer). This multi-layer network is designed to support stable current in generative AI workloads without voltage drops.<\/p>\n

With its demonstration, Intel is clearly trying to attract customers. It remains unknown whether the next-generation AI accelerator code-named Jaguar Shores, set to launch in 2027, will utilize the architecture being showcased by Intel today.<\/p>\n

Kilde:<\/strong><\/p>\n