![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nDen udviklede GPGPU underst\u00f8tter 32- og 64-bit RISC-V RV32IMF og RV64IMAFD instruktionsarkitekturer og kan inkludere valgfri delt hukommelse, L1, L2 og L3 caches samt et tilpasset antal kerner, opgaveblokke (warps) og tr\u00e5de. For hver kerne er der mulighed for at aktivere et tilpasset antal ALUs, FPUs, LSUs og SFUs. FPGA'er fra Xilinx og Altera kan anvendes til prototyping, mens Verilator (Verilog-simulator), RTLSIM (RTL-simulation) og SimX (software-simulation) kan anvendes til chip-simulering.<\/p>\n
Til udvikling af applikationer tilbydes et v\u00e6rkt\u00f8js\u00e6t, der inkluderer varianter af PoCL (OpenCL compilator og runtime) tilpasset Vortex, LLVM\/Clang, GCC og Binutils. Projektet underst\u00f8tter OpenCL 1.2-specifikationen, og ved hj\u00e6lp af overs\u00e6ttelse til OpenCL er der implementeret support for det intermediate shader-repr\u00e6sentation SPIR-V. <\/p>\n
Blandt \u00e6ndringerne i Vortex 3.0:<\/p>\n
- \n
- Der er tilf\u00f8jet en hardware-grafikstack, der inkluderer blokke til rasterisering, teksturoverlay og output sammenl\u00e6gning (OM - Output Merger). Der er udarbejdet en Vulkan-driver vortexpipe til Mesa baseret p\u00e5 den implementerede grafikstack og den software-baserede rasterizer lavapipe.\n
- Mulighederne for tensorenkernen, der er designet til at accelerere udf\u00f8relsen af maskinl\u00e6ringsmodeller, er udvidet med support for strukturel sparsitet til komprimering af v\u00e6gtmatricer.\n
- Operationen WGMMA (warpgroup-level matrix multiplication) er implementeret til asynkron matrixmultiplikation.\n
- DXA (Data Transfer Acceleration) motoren er tilf\u00f8jet for at accelerere dataoverf\u00f8rslen fra global til lokal hukommelse.\n
- En ny arkitektur er implementeret baseret p\u00e5 kommandoprocessoren (CP, Command Processor) og en hardwareplanl\u00e6gger til beregningskerner (KMU - Kernel Management Unit), som muligg\u00f8r at flytte dispatcher-operationer for beregningsstr\u00f8mme til chipens side.\n
- Et nyt runtime-bibliotek er foresl\u00e5et, der arbejder i ikke-blokerende tilstand og leverer abstraktioner, der overs\u00e6ttes til hardware asynkrone udf\u00f8rte kommandoer. Der underst\u00f8ttes k\u00f8er, h\u00e6ndelser, moduler og synkronisering baseret p\u00e5 asynkrone barrierer med semantic arrive\/wait\/event.\n
- Underst\u00f8ttelse af forkortede RISC-V-instruktioner (RVC) er tilf\u00f8jet.\n
- Hardwareunderst\u00f8ttelse af atomare operationer (Hardware Atomics) er implementeret.\n
- FPU er blevet fuldst\u00e6ndig redesignet, og nye multiplikatorblokke (Wallace-tree, Folded-radix) og summerblokke (Kogge-Stone) er foresl\u00e5et.\n
- En virtuel hukommelseshukommelse baseret p\u00e5 hukommelsesstyringsblokken (MMU) med support for 32-bit SV32 virtuel adressering er tilf\u00f8jet.\n
- Underst\u00f8ttelse af RISC-V-udvidelsen Zicond med implementering af betingede operationer.\n
- Kontrol af klokfrekvens (clock gating) er integreret.\n
- Underst\u00f8ttelse af HIP (Heterogeneous Interface for Portability) sprog gennem chipStar-frameworket, der overs\u00e6tter HIP til SPIR-V, er implementeret.\n
- Der er sikret fuld integration med GEM5-simulatoren, og support for SimX simulatoren p\u00e5 TLM (Transaction-Level Modeling) arkitekturen er tilf\u00f8jet.\n
- Underst\u00f8ttelse af Synopsys- og Yosys-v\u00e6rkt\u00f8jer til logiksynthese til chipproduktion er tilf\u00f8jet, samt st\u00f8tte til brug af standardelementbiblioteker ASAP7 (7nm), SAED14 (14nm) og NanGate (15nm).\n
- Referencev\u00e6rkt\u00f8jet er blevet opdateret til LLVM 20 og POCL 7.0.\n<\/ul>\n