Die Version 4.22 des CoreBoot-Projekts ist jetzt verfügbar. Dieses Projekt entwickelt eine freie Alternative zu proprietären Firmware-Lösungen und BIOS. Der Quellcode des Projekts wird unter der GPLv2-Lizenz veröffentlicht. An der Erstellung der neuen Version haben 135 Entwickler mit insgesamt 977 Änderungen mitgewirkt. Ab der nächsten Ausgabe wird das Projekt auf ein neues Versionsbenennungsschema umsteigen, das an das Datum (Jahr.Monat.Update) gebunden ist. Beispielsweise wird im Februar 2024 statt der Version 4.23 die Veröffentlichung 24.02.00 erfolgen.
Wesentliche Änderungen:
- Eine erste Implementierung der AMD openSIL-Plattform (Open-Source Silicon Initialization Library) wurde hinzugefügt, die Komponenten zur Vereinfachung der Firmware-Erstellung entwickelt.
- Unterstützung für 17 Motherboards hinzugefügt. 11 der neu hinzugefügten Boards werden auf Geräten mit Chrome OS oder bei Servern Google verwendet. Boards, die nicht mit Google verbunden sind:
- AMD Onyx
- Intel Meteorlake-P RVP
- Purism Librem 11
- Purism Librem L1UM v2
- Siemens FA EHL
- Supermicro X11SSW-F
- Unterstützung für SoC AMD Genoa hinzugefügt.
- Auf der x86-Architektur wurde in den Phasen vor der Speichervorinitialisierung Unterstützung für die Sektion „.data“ implementiert, die es ermöglicht, globale Variablen in C-Code zu verwenden. In der Phase des Bootblocks werden die Daten direkt nach dem Code angehängt und dann im Cache platziert, wobei das Konzept Cache-als-RAM (VMA) verwendet wird.
- Für x86-Systeme wurde in der RAM-Stage und in den Phasen vor der Speichervorinitialisierung Unterstützung für den Cache des CBFS-Dateisystems implementiert, das zur Bereitstellung von Coreboot-Komponenten im Flash-Speicher verwendet wird. Der CBFS-Cache ermöglicht das Entpacken von CBFS-Dateien, indem die Funktion cbfs_map() verwendet wird, ohne für die Datei einen separaten Speicherbereich zu reservieren. Zur Anpassung der Cache-Größe wurden die Optionen PRERAM_CBFS_CACHE_SIZE und RAMSTAGE_CBFS_CACHE_SIZE vorgeschlagen.
- Die Möglichkeit, romstage in den Bootblock einzubetten, wurde hinzugefügt. Die Bereitstellung von romstage als Teil des Bootblocks ermöglicht eine Reduzierung der Codegröße um 10.000 bis 20.000 Zeilen. Zu den Situationen, in denen eine separate Bereitstellung von romstage erforderlich sein könnte, gehören Konfigurationen mit vboot oder Fallback-Modus sowie Geräte mit einer begrenzten Bootblock-Größe (Intel APL 32K) oder zu langsamen Bootmedien (einige ARM SoCs).
- In gfx wurde eine API hinzugefügt, um das Vorhandensein eines externen Displays auf Geräten mit Intel-Chips zu bestimmen.
- In pci_rom wurde die Möglichkeit zur Hinzufügung einer Prüfziffer für VBIOS beim Ausfüllen der VFCT-Tabelle implementiert. Eine solche Prüfziffer wird von einigen AMD-Treibern für Windows überprüft.
- Änderungen wurden hinzugefügt, die es ermöglichen, Windows auf bestimmten Chromebook-Geräten mit Coreboot zu starten.
- Die Generierung einer ACPI-Tabelle für Geräte auf Basis der ARM64-Architektur wurde implementiert.
- Die Kompatibilität mit den ACPI-Spezifikationen wurde verbessert.
- Die MRC (Memory Reference Code)-Einstellungen für SNB+MRC-Boards wurden in die DeviceTree-Struktur verschoben.
- Die Payload-Komponenten auf Basis von U-Boot und edk2 wurden aktualisiert.
- Die verwendeten Werkzeuge wurden aktualisiert: GMP 6.3.0, binutils 2.41 und MPFR 4.2.1.
- Der Hauptzweig im Git-Repository wurde von „master“ in „main“ umbenannt.
Quelle: opennet.ru
