Im Hinblick auf die bevorstehende Grenze in der Chipproduktion, die durch die Unmöglichkeit eines weiteren Maßstabreduzierens entsteht, rückt die Mehrchip-Paketierung von Kristallen in den Vordergrund. Die Leistung der Prozessoren der Zukunft wird an der Komplexität oder besser gesagt an der Vielseitigkeit der Lösungen gemessen. Je mehr Funktionen einem kleinen Prozessorchip zugewiesen werden, desto leistungsfähiger und effizienter wird die gesamte Plattform sein. Dabei wird der Prozessor selbst eine Plattform aus einer Vielzahl heterogener Kristalle darstellen, die durch ein Hochgeschwindigkeits-Bus-System verbunden sind, das in nichts hinter einem monolithischen Kristall zurückstehen wird, sowohl hinsichtlich Geschwindigkeit als auch Verbrauch. Anders ausgedrückt, der Prozessor wird sowohl das Motherboard als auch eine Erweiterungskarte inklusive Speicher, Peripherie und mehr darstellen.
Die Firma Intel hat bereits die Implementierung zweier eigener Technologien zur räumlichen Verpackung heterogener Kristalle in einem Gehäuse demonstriert. Dies sind die Technologien EMIB und . Die erste ist eine in das „Montage“-Substrat eingebaute Brücken-Schnittstelle für die horizontale Anordnung von Kristallen, während die zweite eine dreidimensionale oder stapelbare Anordnung von Kristallen unter Verwendung von vertikalen Metallisierungskanälen (TSVs) umfasst. Mit der EMIB-Technologie bringt das Unternehmen die FPGA-Generation Stratix X und hybride Prozessoren Kaby Lake G auf den Markt, während die Foveros-Technologie in der zweiten Hälfte des laufenden Jahres in kommerziellen Produkten zum Einsatz kommen wird. Beispielsweise werden damit Laptop-Prozessoren Lakefield hergestellt.
Unbestritten wird Intel damit nicht aufhören und die Technologien zur progressiven Verpackung von Kristallen weiterhin aktiv entwickeln. Die Wettbewerber tun dasselbe. Sowohl als auch Samsung entwickeln Technologien zur räumlichen Anordnung von Kristallen (Chiplets) und beabsichtigen, die Decke neuer Möglichkeiten weiter auf sich zu ziehen.
Kürzlich hat das Unternehmen Intel auf der SEMICON West-Konferenz erneut , dass ihre Technologien für die Mehrchip-Paketierung in gutem Tempo vorankommen. Auf der Veranstaltung wurden drei Technologien vorgestellt, deren Umsetzung in naher Zukunft stattfinden wird. Es muss gesagt werden, dass keine dieser Technologien zu industriellen Standards werden wird. Alle Entwicklungen von Intel werden für das Unternehmen selbst aufbewahrt, und werden nur Kunden für die Vertragsproduktion angeboten.
Die erste von drei neuen Technologien zur räumlichen Verpackung von Chiplets ist Co-EMIB. Dies ist eine Kombination aus der kostengünstigen EMIB-Brücken-Technologie und den Foveros-Chiplets. Multichip-Stack-Architekturen von Foveros können mit horizontalen EMIB-Verbindungen in komplexe Systeme integriert werden, ohne die Bandbreite oder Leistung zu beeinträchtigen. Intel behauptet, dass die Latenz und Bandbreite aller mehrstufigen Schnittstellen nicht schlechter sein werden als bei einem monolithischen Chip. Tatsächlich wird durch die extreme Dichte der Anordnung heterogener Chips die Gesamtleistung und Energieeffizienz der Lösung und der Schnittstellen sogar höher sein als bei einer monolithischen Lösung.
Erstmals kann die Co-EMIB-Technologie zur Herstellung hybrider Intel-Prozessoren für den Supercomputer Aurora umgesetzt werden, dessen Lieferung Ende 2021 erwartet wird (eine gemeinsame Projekt von Intel und Cray). Ein Prototyp des Prozessors wurde auf der SEMICON West als Stapel von 18 kleinen Chips auf einem großen Chip (Foveros) präsentiert, wobei einige von ihnen mithilfe einer horizontalen EMIB-Verbindung verbunden wurden.
Die zweite von drei neuen Technologien für die räumliche Verpackung von Chips bei Intel wird Omni-Directional Interconnect (ODI) genannt. Diese Technologie ist nichts anderes als die Verwendung von EMIB- und Foveros-Schnittstellen für die horizontale und vertikale elektrische Verbindung von Chips. Die Ausgliederung von ODI als eigenständigen Punkt wurde dadurch motiviert, dass das Unternehmen die Stromversorgung der Chiplets im Stapel mithilfe von vertikalen TSVs-Verbindungen realisiert hat. Dieser Ansatz ermöglicht eine effiziente Stromverteilung. Zudem wurde der Widerstand der 70-µm-TSV-Kanäle zur Stromversorgung erheblich gesenkt, was die Anzahl der für die Stromversorgung benötigten Kanäle reduziert und Platz auf dem Chip für Transistoren freigibt (zum Beispiel).
Schließlich nannte Intel die dritte Technologie für die räumliche Verpackung das MDIO-Schnittstelle zwischen den Chips. Dies ist ein Advanced Interface Bus (AIB) in Form einer physikalischen Schicht für den interchip Signalwechsel. Genauer gesagt, handelt es sich um die zweite Generation des AIB-Busses, den Intel auf Anordnung von DARPA entwickelt. Die erste Generation des AIB wurde 2017 vorgestellt und konnte Daten mit einer Geschwindigkeit von 2 Gbit/s über jeden Kontakt übertragen. Der MDIO-Bus wird einen Austausch mit einer Geschwindigkeit von 5,4 Gbit/s ermöglichen. Dieser Link wird ein Konkurrent des TSMC LIPINCON-Busses. Die Übertragungsrate von LIPINCON ist höher – 8 Gbit/s, aber der MDIO von Intel hat eine höhere Dichte von GByte/s pro Millimeter: 200 gegenüber 67, sodass Intel eine Entwicklung präsentiert, die nicht schlechter ist als die des Konkurrenten.
Quelle: 3dnews.ru
