Wenige wissen, dass die Prozessorarchitektur ARC eine der am weitesten verbreiteten Architekturen ist, neben ARM, MIPS und x86. In den 1980er Jahren entwickelt, findet die ARC-Architektur Anwendung in verschiedenen Mikrocontrollern für eine Vielzahl von High-Tech-Produkten, und jedes Jahr werden auf Basis von ARC etwa Geräte produziert.
Kürzlich hat die Firma Synopsys eine neue Generation von 32- und 64-Bit-ARC-Prozessor-Kernen angekündigt, die versprechen, die Leistung im Vergleich zu ihren Vorgängern zu verdreifachen und es ermöglichen, Systeme-on-a-Chip mit 12 Kernen zu entwickeln. Somit werden die neuen Kerne Synopsys in die Lage versetzen, im Bereich ARM in mehreren neuen Richtungen zu konkurrieren.
„Eingebettete Anwendungen wie Controller für SSDs oder Netzwerkausrüstung werden zunehmend komplexer, was eine erhebliche Steigerung der Leistung bei begrenztem Energieverbrauch und Platzbedarf erfordert“, sagte John Koeter, Senior Vice President für Marketing und Strategie im Bereich geistiges Eigentum bei Synopsys. „Mit der Einführung der neuen ARCv3-Architektur und der ARC HS5x- und HS6x-Kerne werden Entwickler in der Lage sein, die wachsenden Leistungsanforderungen ihrer SoCs heute und in Zukunft zu erfüllen.“
Die neuen Prozessorfamilien von Synopsys DesignWare ARC umfassen 32-Bit-Kerne und 64-Bit-Kerne . Die neu angekündigten Prozessoren sind für eine Vielzahl von Anwendungen konzipiert, darunter Controller für Solid-State-Laufwerke (SSDs), Netzwerkcontroller, Autopiloten für Fahrzeuge, Infotainmentsysteme in Autos und viele weitere. Angesichts der steigenden Anforderungen an den Arbeitsspeicher ermöglichen die 64-Bit ARC HD6x Systeme mit bis zu 4,5 PB DRAM, während Geräte auf Basis der ARC HD5x auf geringere Kapazitäten beschränkt sind. Allerdings wird das tatsächlich unterstützte Speichervolumen eher durch das verwendete Betriebssystem bestimmt, während die sichtbaren Vorteile von 64-Bit-CPUs in einem breiteren Pipeline und einer größeren Registerdatei liegen.
Die DesignWare ARC HS5x und DesignWare ARC HS6x Architekturen unterstützen den Befehlssatz ARCv3, der durch APEX-Instruktionen (ARC Processor EXtensions) erweitert werden kann, falls Kunden spezifische Anforderungen haben. Zudem ist der ARC HS57D mit einem digitalen Signalprozessor ARCv3DSP ausgestattet, der 150 Befehle unterstützt. Die neuen Kerne verfügen über eine Pipeline-Tiefe von 10 Stufen, können zwei Befehle pro Taktzyklus ausführen und sind mit einem 128-Bit-Floating-Point-Modul ausgestattet. Die fortschrittlichsten Versionen der Kerne unterstützen darüber hinaus einen sekundären Cache (L2) von bis zu 16 MB.
In Bezug auf die Leistung gibt es von Synopsys die Angabe von 3 DMIPS pro MHz bei Ganzzahlberechnungen sowie 5,1 CoreMark pro MHz, was für kompakte Kerne mit minimalem Energieverbrauch sehr respektabel ist. So liegen 3 DMIPS pro MHz über dem Niveau recht leistungsstarker Prozessoren , während 5,1 CoreMark pro MHz höher ist als bei jedem
Die Prozessorkerne Synopsys DesignWare ARC HS5x und HS6x | |||||
| HS5x | HS6x | ||||
| HS56 | HS57D | HS58 | HS66 | HS68 | |
| Der Befehlssatz | ARCv3 | ||||
| APEX-Instruktionen | Unterstützt | ||||
| Bit-Tiefe | 32-Bit | 64-Bit | |||
| Befehle pro Takt | 2 | ||||
| Pipeline-Länge | 10 Stufen | ||||
| DSP | — | ARCv3DSP 150 Befehle | — | — | — |
| FPU-Genauigkeit | FP16, FP32, FP64 | ||||
| Prozessorcluster | 12 Kerne | ||||
| Beschleuniger im Cluster | 16 Beschleuniger | ||||
| L1 | Befehlscache + Datencache | ||||
| L2 | — | — | 16 Megabyte | — | 16 Megabyte |
| Maximaler Speicher | 64 Gigabyte (abhängig vom Betriebssystem) | 4,5 Petabyte | |||
| Taktfrequenz (auf SoC 16FFC) | 1,8 GHz | ||||
| DMIPS | 5400 DMIPS pro Kern / 3 DMIPS pro MHz | ||||
| Eine der zentralen Eigenschaften der neuen DesignWare ARC HS5x und DesignWare ARC HS6x Serien ist die Fähigkeit, System-on-Chip-Lösungen (SoC) mit 12 allgemeinen Prozessorkernen und 16 spezialisierten Beschleunigern zu erstellen. Jeder Kern/Beschleuniger in solch einem Prozessor arbeitet mit einer eigenen Taktfrequenz und verwendet ein eigenes Stromversorgungssystem, um die Energieeffizienz zu maximieren. Neben den neuen Kernen bietet Synopsys auch eine interne Cache-kohärente Verbindung mit einer Datenübertragungsrate von 800 GB/s an. | 9180 CoreMark pro Kern / 5,1 CoreMark pro MHz | ||||
Eine der Hauptmerkmale der neuen DesignWare ARC HS5x und DesignWare ARC HS6x-Familie ist die Möglichkeit, System-on-Chip (SoC)-Lösungen mit 12 allgemeinen Prozessorkernen und 16 spezialisierten Beschleunigern zu erstellen. Jeder Kern/Beschleuniger in einem solchen Prozessor arbeitet mit eigener Taktfrequenz und nutzt ein eigenes Energieversorgungssystem, um die Energieeffizienz zu maximieren. Neben den neuen Kernen bietet Synopsys auch ein innerhalb des Prozessors kohärentes Cache-Verbindung mit einer Datenrate von 800 GB/s an.
SoCs auf Grundlage der ARC-Architektur sind heute nicht weit verbreitet, doch angesichts der zukünftigen Prozessoren für autonome Systeme, Datenspeicherung, Datenflussmanagement, Multicore-Fähigkeit und verschiedene Arten von Beschleunigern sind sie äußerst relevant. Letzteres ermöglicht es Synopsys, mit ARM-Kernen um einen Platz in SoCs für die genannten Anwendungen zu konkurrieren, was bisher nicht der Fall war. So sind die DesignWare ARC HS5x und DesignWare ARC HS6x bereits für den SSD-Hersteller Starblaze von Interesse.
„Entwickler hochleistungsfähiger eingebetteter Lösungen stehen ständig vor neuen Herausforderungen, hohe Leistung bei großen Speichermengen und Einschränkungen in Bezug auf Energieverbrauch und Größe zu erreichen“, sagte Bruce Cheng, Chief Scientist bei Starblaze. „Die Möglichkeiten der neuen 32-Bit-Prozessoren ARC HS5x und 64-Bit-Prozessoren HS6x von Synopsys im Bereich der Multicore-Technologie ermöglichen es uns, ein neues Niveau der Energieeffizienz zu erreichen, das derzeit von anderen auf dem Markt verfügbaren Prozessoren nicht angeboten wird.“
Synopsys wird ab dem dritten Quartal 2020 die ARC-Kerne HS56, HS57D, HS58, HS66, HS68 sowie deren Multiprozessorversionen HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP anbieten. Darüber hinaus wird das Unternehmen das Paket ARC MetaWare Development Toolkit zur Erstellung von Chips auf Basis dieser Kerne sowie einen Simulator und einen Verifikator zur Überprüfung der Funktionalität von SoC vor der Implementierung in Silizium bereitstellen. Was die Unterstützung durch Betriebssysteme betrifft, so sind die neuen Kerne mit einer Reihe von Linux-Distributionen, Zephyr und verschiedenen proprietären Betriebssystemen kompatibel.
Quelle: 3dnews.ru
