Zusätzliche Uplinks in der Systemlogik-Architektur Intel C620

In der Architektur von x86-Plattformen haben sich zwei Strömungen herausgebildet, die sich gegenseitig ergänzen. Nach einer Version sollte die Integration von Rechen- und Steuerressourcen auf einem Chip angestrebt werden. Der zweite Ansatz befürwortet die Verteilung der Aufgaben: Der Prozessor wird mit einem leistungsstarken Bus ausgestattet, der ein skalierbares Peripherie-Ökosystem bildet. Dies bildet die Grundlage der Systemlogik-Topologie von Intel C620 für hochleistungsfähige Plattformen.

Der grundlegende Unterschied zum vorherigen Chipsatz Intel C610 besteht in der Erweiterung des Kommunikationskanals zwischen Prozessor und Peripherie, die Teil des PCH-Chips ist, durch die Nutzung von PCIe-Links neben dem traditionellen DMI-Bus.

Lassen Sie uns die Neuerungen des South Bridge Intel Lewisburg näher betrachten: Welche evolutionären und revolutionären Ansätze wurden entwickelt, um seine Kommunikationsbefugnisse mit den Prozessoren zu erweitern?

Evolutionäre Veränderungen in der Kommunikation zwischen CPU und PCH

Im Rahmen des evolutionären Ansatzes erhielt der Hauptkommunikationskanal zwischen CPU und South Bridge, der DMI-Bus (Direct Media Interface), Unterstützung für den PCIe x4 Gen3-Modus mit einer Leistung von 8.0 GT/S. Zuvor, im Intel C610 PCH, wurde die Kommunikation zwischen Prozessor und Systemlogik im PCIe x4 Gen 2-Modus mit einer Bandbreite von 5.0 GT/S durchgeführt.

Vergleich der Funktionalität der Systemlogik Intel C610 und C620

Es sei darauf hingewiesen, dass dieses Subsystem deutlich konservativer ist als die integrierten PCIe-Ports des Prozessors, die üblicherweise für den Anschluss von GPU und NVMe-Speichern verwendet werden, wo bereits seit längerem PCIe 3.0 zum Einsatz kommt und der Übergang zu PCI Express Gen4 geplant ist.

Revolutionäre Veränderungen in der Kommunikation zwischen CPU und PCH

Zu den revolutionären Veränderungen zählt die Hinzufügung neuer PCIe-Kanäle zur Kommunikation zwischen CPU und PCH, die als Additional Uplinks bezeichnet werden. Physisch handelt es sich um zwei PCI Express-Ports, die im PCIe x8 Gen3- und PCIe x16 Gen3-Modus arbeiten, beide mit 8.0 GT/S.

Für die Interaktion zwischen CPU und Intel C620 PCH werden 3 Busse verwendet: DMI und zwei PCI Express-Ports.

Warum war eine Überarbeitung der bestehenden Kommunikationstopologie mit Intel C620 erforderlich? Erstens kann im PCH bis zu 4x 10GbE-Netzwerkcontroller mit RDMA-Funktionalität integriert werden. Zweitens sind die neuen und schnelleren Generationen der Intel QuickAssist Technology (QAT)-Co-Prozessoren für die Verschlüsselung des Netzwerkverkehrs und den Austausch mit dem Speichersystem verantwortlich. Und schließlich der 'Innovationsmotor' — Innovation Engine, der nur für OEM-Hersteller verfügbar sein wird.

Skalierbarkeit und Flexibilität

Eine wichtige Eigenschaft ist die optionale Auswahl nicht nur der PCH-Anschluss-Topologie, sondern auch der Prioritäten interner Ressourcen des Chips in Bezug auf den Zugang zu Hochgeschwindigkeitsverbindungen mit dem zentralen Prozessor (Prozessoren). Darüber hinaus erfolgt im speziellen EPO-Modus (EndPoint Only Mode) die Verbindung des PCH im Status eines gewöhnlichen PCI Express Geräts, das Ressourcen für 10 GbE und Intel QAT enthält. In diesem Fall sind die klassische DMI-Schnittstelle sowie eine Reihe von Legacy-Subsystemen, die in der Grafik schwarz dargestellt sind, deaktiviert.

Die interne Architektur des Intel C620 PCH

Theoretisch ermöglicht dies die Verwendung von mehr als einem Intel C620 PCH in einem System, wodurch die Funktionalität von 10 GbE und Intel QAT entsprechend den Leistungsanforderungen skaliert werden kann. Legacy-Funktionen, die nur einmalig benötigt werden, können dabei nur in einem der installierten PCH-Chips aktiviert werden.

Das letzte Wort im Design liegt somit beim Plattformentwickler, der auf der Grundlage sowohl technologischer als auch marketingtechnischer Faktoren handelt, die mit der Positionierung jedes einzelnen Produkts übereinstimmen.

Quelle: habr.com