In der Architektur von x86-Plattformen haben sich zwei Trends herauskristallisiert, die sich gegenseitig ergänzen. Einer Version zufolge müssen wir dazu übergehen, Rechen- und Steuerungsressourcen in einem Chip zu integrieren. Der zweite Ansatz fördert die Verteilung der Verantwortlichkeiten: Der Prozessor ist mit einem Hochleistungsbus ausgestattet, der ein peripheres skalierbares Ökosystem bildet. Es bildet die Grundlage der Intel C620-Systemlogiktopologie für High-Level-Plattformen.
Der grundlegende Unterschied zum vorherigen Intel C610-Chipsatz besteht in der Erweiterung des Kommunikationskanals zwischen dem Prozessor und den im PCH-Chip enthaltenen Peripheriegeräten durch die Verwendung von PCIe-Verbindungen zusammen mit dem herkömmlichen DMI-Bus.
Werfen wir einen genaueren Blick auf die Innovationen der Intel Lewisburg South Bridge: Welche evolutionären und revolutionären Ansätze haben ihre Fähigkeiten bei der Kommunikation mit Prozessoren erweitert?
Evolutionäre Veränderungen in der CPU-PCH-Kommunikation
Im Rahmen des evolutionären Ansatzes erhielt der Hauptkommunikationskanal zwischen der CPU und der South Bridge, der DMI-Bus (Direct Media Interface), Unterstützung für den PCIe x4 Gen3-Modus mit einer Leistung von 8.0 GT/S. Zuvor erfolgte beim Intel C610 PCH die Kommunikation zwischen Prozessor und Systemlogik im PCIe x4 Gen 2-Modus mit einer Bandbreite von 5.0 GT/S.
Vergleich der Systemlogikfunktionalität von Intel C610 und C620
Beachten Sie, dass dieses Subsystem viel konservativer ist als die integrierten PCIe-Ports des Prozessors, die normalerweise zum Anschluss von GPUs und NVMe-Laufwerken verwendet werden, wo PCIe 3.0 schon seit langem verwendet wird und der Übergang zu PCI Express Gen4 geplant ist.
Revolutionäre Veränderungen in der CPU-PCH-Kommunikation
Zu den revolutionären Änderungen gehört die Hinzufügung neuer PCIe-CPU-PCH-Kommunikationskanäle, sogenannte „Additional Uplinks“. Physisch handelt es sich dabei um zwei PCI-Express-Ports, die im PCIe x8 Gen3- und PCIe x16 Gen3-Modus betrieben werden, beide 8.0 GT/S.
Für die Interaktion zwischen CPU und Intel C620 PCH werden 3 Busse verwendet: DMI und zwei PCI-Express-Ports
Warum war es notwendig, die bestehende Kommunikationstopologie beim Intel C620 zu überarbeiten? Erstens können bis zu 4x 10GbE-Netzwerkcontroller mit RDMA-Funktionalität in den PCH integriert werden. Zweitens ist die neue und schnellere Generation der Intel QuickAssist Technology (QAT)-Coprozessoren, die Hardwareunterstützung für Komprimierung und Verschlüsselung bieten, für die Verschlüsselung des Netzwerkverkehrs und des Austauschs mit dem Speichersubsystem verantwortlich. Und schließlich der „Motor der Innovation“ – , das nur OEMs zur Verfügung steht.
Skalierbarkeit und Flexibilität
Eine wichtige Eigenschaft ist die Möglichkeit, optional nicht nur die PCH-Verbindungstopologie, sondern auch die Prioritäten der internen Ressourcen des Chips beim Zugriff auf Hochgeschwindigkeitskommunikationskanäle mit dem Zentralprozessor (den Prozessoren) auszuwählen. Darüber hinaus erfolgt im speziellen EPO (EndPoint Only Mode) die PCH-Verbindung im Status eines regulären PCI-Express-Geräts mit 10 GbE-Ressourcen und Intel QAT. Gleichzeitig werden die klassische DMI-Schnittstelle sowie eine Reihe von Legacy-Subsystemen, die im Diagramm schwarz dargestellt sind, deaktiviert.
Interne Architektur des Intel C620 PCH-Chips
Theoretisch ist es dadurch möglich, mehr als einen Intel C620 PCH-Chip in einem System zu verwenden und die 10-GbE- und Intel QAT-Funktionalität entsprechend den Leistungsanforderungen zu skalieren. Gleichzeitig können Legacy-Funktionen, die nur in einer einzelnen Kopie benötigt werden, nur auf einem der installierten PCH-Chips aktiviert werden.
Das letzte Wort beim Design liegt also beim Plattformentwickler, der sowohl auf der Grundlage technologischer als auch marketingbezogener Faktoren entsprechend der Positionierung jedes einzelnen Produkts handelt.
Source: habr.com