Zusätzliche Uplinks in der Architektur der Intel C620 Systemlogik

In der Architektur von x86-Plattformen gibt es zwei Strömungen, die sich gegenseitig ergänzen. Einerseits wird die Integration von Rechen- und Steuerressourcen auf einem Chip angestrebt. Andererseits befürwortet der zweite Ansatz eine Verteilung der Aufgaben: Der Prozessor wird mit einem leistungsfähigen Bus ausgestattet, der ein skalierbares Ökosystem für die Peripherie formt. Dies bildet die Grundlage für die Systemlogik-Typologie Intel C620 für hochgradierte Plattformen.

Der grundlegende Unterschied zum vorherigen Chipset Intel C610 besteht in der Erweiterung des Kommunikationskanals zwischen dem Prozessor und der Peripherie, die in den PCH-Chip integriert ist, durch die Nutzung von PCIe-Links neben dem traditionellen DMI-Bus.

Lassen Sie uns die Neuerungen des Intel Lewisburg Southbridge näher betrachten: Welche evolutionären und revolutionären Ansätze wurden zur Erweiterung seiner Befugnisse in der Kommunikation mit Prozessoren verfolgt?

Evolutionäre Veränderungen in der Kommunikation zwischen CPU und PCH

Im Rahmen eines evolutionären Ansatzes erhielt der Hauptkommunikationskanal der CPU mit dem Southbridge, nämlich der DMI (Direct Media Interface)-Bus, Unterstützung für den PCIe x4 Gen3-Modus mit einer Leistung von 8,0 GT/S. Zuvor wurde im Intel C610 PCH die Kommunikation zwischen Prozessor und Systemlogik im PCIe x4 Gen2-Modus mit einer Durchsatzrate von 5,0 GT/S durchgeführt.

Vergleich der Funktionalität der Systemlogik Intel C610 und C620

Es ist anzumerken, dass dieses Subsystem deutlich konservativer ist als die integrierten PCIe-Ports des Prozessors, die normalerweise zur Verbindung von GPUs und NVMe-Speicher verwendet werden, wo bereits seit langem PCIe 3.0 eingesetzt wird und der Übergang zu PCI Express Gen4 geplant ist.

Revolutionäre Veränderungen in der Kommunikation zwischen CPU und PCH

Zu den revolutionären Veränderungen gehört die Hinzufügung neuer PCIe-Kanäle zur Kommunikation zwischen CPU und PCH, die als Additional Uplinks bezeichnet werden. Physisch handelt es sich um zwei PCI Express-Ports, die im PCIe x8 Gen3- und PCIe x16 Gen3-Modus arbeiten, beide mit 8,0 GT/S.

Für die Interaktion zwischen CPU und Intel C620 PCH werden 3 Busse verwendet: DMI und zwei PCI Express-Ports

Warum war eine Überprüfung der bestehenden Kommunikations-Topologie mit dem Intel C620 erforderlich? Erstens kann im PCH bis zu 4x 10GbE-Netzwerkcontroller mit RDMA-Funktionalität integriert werden. Zweitens sorgt die neue und schnellere Generation der Intel QuickAssist Technology (QAT-Co-Prozessoren) für die Verschlüsselung des Netzwerkverkehrs und den Austausch mit dem Speichersystem, was eine hardwaregestützte Unterstützung für Kompression und Verschlüsselung bietet. Und schließlich der „Innovation Engine“ — Innovation Engine, der nur für OEM-Hersteller verfügbar sein wird.

Skalierbarkeit und Flexibilität

Eine wichtige Eigenschaft ist die Möglichkeit, nicht nur die Topologie der PCH-Verbindung, sondern auch die Prioritäten der internen Ressourcen des Chips im Zugang zu Hochgeschwindigkeitskommunikationskanälen mit der (den) zentralen Prozess(ors) zu wählen. Darüber hinaus wird im speziellen EPO (EndPoint Only Mode) das PCH als ein normales PCI Express-Gerät mit 10 GbE-Ressourcen und Intel QAT verbunden. Dabei sind die klassische DMI-Schnittstelle sowie mehrere Legacy-Subsysteme, die in der Abbildung schwarz dargestellt sind, deaktiviert.

Die interne Architektur des Intel C620 PCH

Theoretisch ermöglicht dies die Nutzung von mehr als einem Intel C620 PCH-Chipsatz im System, wobei die Funktionalität von 10 GbE und Intel QAT entsprechend den Leistungsanforderungen skaliert wird. Legacy-Funktionen, die nur einmal benötigt werden, können jedoch nur bei einem der installierten PCH-Chipsätze aktiviert werden.

Das letzte Wort im Design liegt somit beim Plattformentwickler, der sowohl technologische als auch marketingtechnische Faktoren gemäß der Positionierung jedes einzelnen Produktes berücksichtigt.

Quelle: habr.com