Intel Foundry hat veröffentlicht ein Werbdokument, das die fortschrittlichen Lösungen des Unternehmens in der Entwicklung und Implementierung von Hardware für Anwendungen der künstlichen Intelligenz und Hochleistungsrechnungen detailliert beschreibt. Intel hat auch ein „Testmuster eines KI-Chips“ demonstriert, das die aktuellen Möglichkeiten des Unternehmens in der Gehäusemontage zeigt.
Intel hat ein System in einem Gehäuse (SiP) präsentiert, das die Größe von acht Fotomasken standardmäßiger Mikroschaltungen hat und vier logische Blöcke, 12 HBM4-Stapel und zwei Ein-/Ausgabeblöcke umfasst. Im Gegensatz zum groß angelegten Konzept mit 16 logischen Blöcken und 24 HBM5-Stapeln, das das Unternehmen im letzten Monat vorgestellt hat, ist dieses System tatsächlich für die Produktion bereits heute geeignet.
Es ist wichtig zu beachten, dass Intel Foundry keinen funktionierenden KI-Beschleuniger gezeigt hat, sondern „ein Testmuster eines KI-Chips“, das demonstriert, wie zukünftige Prozessoren für KI und Hochleistungsrechnungen physisch erstellt (oder eher zusammengebaut) werden können. Intel zeigt die gesamte Konstruktionsmethode, die große Rechenblöcke, Hochgeschwindigkeitsspeicherstapel, ultraschnelle Chip-zu-Chip-Verbindungen und neue Stromtechnologien in einem einzigen Technologieträger vereint. Dieses Gehäuse unterscheidet sich erheblich von dem, was Unternehmen wie TSMC heute anbieten. Intel möchte zeigen, dass Prozessoren der nächsten Generation für hochleistungsfähige KI eine Mehrchip-Architektur haben können und dass Intel Foundry bereits in der Lage ist, diese zu produzieren.
Die Grundlage der demonstrierten Plattform bildet vier große logische Blöcke, die vermutlich auf dem technologischen Prozess Intel 18A basieren (daher mit RibbonFET-Transistoren mit zylindrischem Gate und einem PowerVia-Versorgungssystem auf der Rückseite), die von HBM4-Speicherstacks und Eingabe-/Ausgabeblöcken umgeben sind. Alle Schlüsselelemente sind vermutlich über EMIB-T 2.5D-Brücken verbunden, die direkt in das Gehäuse-Substrat integriert sind. Intel verwendet die interchiplet Schnittstellentechnologie EMIB-T, die durchgehende Siliziumübergänge innerhalb der Brücken hinzufügt, damit die Stromversorgung und Signale sowohl vertikal als auch horizontal verlaufen können, um die Dichte der Verbindungen und der Energieversorgung zu maximieren. Die Plattform ist für interchiplet Schnittstellen UCIe konzipiert, die mit 32 GT/s und mehr arbeiten und anscheinend auch zur Verbindung von C-HBM4E-Stapeln verwendet werden.
Die Testprobe des Chips zeigt ebenfalls Intels Übergang zu vertikalen Montagen. Die Technologiekarten des Unternehmens umfassen den Intel 18A-PT-Prozess, der speziell für Chiplets entwickelt wurde und die Anordnung anderer logischer Kristalle oder Speicheroberteile vorsehen. Daher müssen die Chiplets über eine Rückseitenspeisung verfügen und sowohl durchgehende als auch hybride Verbindungen nutzen. Im Fall des „Testproben-KI-Prozessors“ sind die Grundkristalle 18A-PT unter den Rechenkristallen 18A/18A-P angeordnet und fungieren entweder als große Cache-Speicherkristalle oder übernehmen eine andere unterstützende Funktion. Für die vertikale Verbindung der Chiplets verwendet Intel die Foveros-Verpackungsfamilie – Foveros 2.5D, Foveros-R und Foveros Direct 3D. Diese Technologien ermöglichen eine feindimensionale Kupferverbindung zwischen aktiven Kristallen, um die maximale Bandbreite und Energieeffizienz der oberen Kristalle zu gewährleisten. Zusammen mit den EMIB-Brücken ermöglichen diese Methoden Intel die Schaffung einer hybriden lateralen-vertikalen Montage, die das Unternehmen als Alternative zu großen Silizium-Interposern mit höherem Plattennutzungsgrad und höherer Ausbeute positioniert.
Für Multi-Chip-Beschleuniger von KI und Hochleistungsrechnungen ist die Stromversorgung das Hauptkonstruktionslimit. Zu diesem Zweck muss die Intel-Plattform alle neuesten Intel-Innovationen im Bereich Energiekonservierung integrieren, einschließlich PowerVia, integrierte Omni MIM-Kondensatoren, Brückentrennung auf Ebene der EMIB-T, eDTC- und eMIM-T-Kondensatoren im Basiskristall sowie integrierte CoaxMIL-Induktoren zur Unterstützung von halb-integrierten Spannungsreglern (IVR), die sich unter jedem Stapel und unter dem Gehäuse befinden (im Gegensatz zu IVR im Fall von CoWoS-L von TSMC, die Teil des Interposers sind). Dieses mehrschichtige Netzwerk soll einen stabilen Strom in generativen KI-Arbeitslasten unterstützen, ohne das Spannungsniveau zu senken.
Mit ihrer Demonstration versucht Intel offensichtlich, Kunden zu gewinnen. Bislang ist unklar, ob der neue KI-Beschleuniger mit dem Code-Namen Jaguar Shores, dessen Einführung für 2027 geplant ist, die Architektur verwenden wird, die Intel heute vorstellt.
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Quelle: 3dnews.ru
