Veröffentlichung von Coreboot 4.22

Die Version 4.22 des CoreBoot-Projekts ist erhältlich. Dabei handelt es sich um eine freie Alternative zu proprietären Firmware und BIOS. Der Code des Projekts wird unter der GPLv2-Lizenz veröffentlicht. An der Erstellung der neuen Version haben 135 Entwickler mit 977 Änderungen mitgewirkt. Es wird darauf hingewiesen, dass das Projekt ab der nächsten Version ein neues Benennungsschema einführen wird, das an das Datum gebunden ist (Jahr.Monat.Update); beispielsweise wird im Februar 2024 anstelle der Version 4.23 die Veröffentlichung 24.02.00 erstellt.

Hauptänderungen:

• Die erste Implementierung der AMD openSIL-Plattform (Open-Source Silicon Initialization Library) wurde hinzugefügt, die Komponenten zur Vereinfachung der Firmware-Erstellung entwickelt.
• Die Unterstützung für 17 Motherboards wurde hinzugefügt. 11 der neuen Motherboards werden in Geräten mit Chrome OS oder bei Servern Google verwendet. Motherboards, die nicht mit Google in Verbindung stehen:
  • AMD Onyx
  • Intel Meteorlake-P RVP
  • Purism Librem 11
  • Purism Librem L1UM v2
  • Siemens FA EHL
  • Supermicro X11SSW-F
• Die Unterstützung für den SoC AMD Genoa wurde hinzugefügt.
• In der x86-Architektur wurde vor der Speichervorinitialisierung Unterstützung für den Abschnitt „.data“ implementiert, der es ermöglicht, globale Variablen in C-Code zu verwenden. Im Bootblock werden die Daten direkt nach dem Code angehängt und anschließend im Cache unter Verwendung des Cache-As-RAM (VMA) Modells abgelegt.
• Für x86-Systeme wurde in der ramstage und in den Phasen vor der Speichervorinitialisierung Unterstützung für den Cache des CBFS-Dateisystems implementiert, das zur Speicherung der Coreboot-Komponenten im Flash eingesetzt wird. Der CBFS-Cache ermöglicht das Entpacken von CBFS-Dateien unter Verwendung der Funktion cbfs_map(), ohne für die Datei einen eigenen Speicherbereich zu reservieren. Die Parameter PRERAM_CBFS_CACHE_SIZE und RAMSTAGE_CBFS_CACHE_SIZE bieten Optionen zur Einstellung der Cache-Größe.
• Die Möglichkeit, romstage im Bootblock (bootblock) einzubetten, wurde hinzugefügt. Die Bereitstellung von romstage im Bootblock ermöglicht eine Reduzierung der Codegröße um 10.000 bis 20.000 Zeilen. Situationen, in denen eine separate Bereitstellung von romstage erforderlich sein könnte, sind Konfigurationen mit vboot oder Fallback-Modus sowie Geräte mit begrenzter Bootblock-Größe (Intel APL 32K) oder zu langsamen Bootmedien (einige ARM SoCs).
• In gfx wurde eine API zur Erkennung eines externen Bildschirms auf Geräten mit Intel-Chips hinzugefügt.
• In pci_rom wurde die Möglichkeit zur Hinzufügung einer Prüfziffer für VBIOS beim Ausfüllen der VFCT-Tabelle implementiert. Eine solche Prüfziffer wird von einigen AMD-Treibern für Windows überprüft.
• Änderungen wurden hinzugefügt, die es ermöglichen, Windows auf bestimmten Chromebook-Geräten mit Coreboot auszuführen.
• Die Generierung der ACPI-Tabelle für Geräte auf Basis der ARM64-Architektur wurde implementiert.
• Die Kompatibilität mit den ACPI-Spezifikationen wurde verbessert.
• Die MRC (Memory Reference Code)-Einstellungen für SNB+MRC-Boards wurden in die DeviceTree-Struktur übertragen.
• Die Payload-Komponenten basierend auf U-Boot und edk2 wurden aktualisiert.
• Das verwendete Werkzeug wurde aktualisiert: GMP 6.3.0, binutils 2.41 und MPFR 4.2.1.
• Der Hauptzweig im Git-Repository wurde von „master“ in „main“ umbenannt.

Quelle: opennet.ru