Imec stellt den idealen Transistor für die 2-nm-Prozesstechnologie vor

Wie wir wissen, wird der Übergang zu einer 3-nm-Prozesstechnologie mit einem Übergang zu einer neuen Transistorarchitektur einhergehen. In Samsung-Begriffen handelt es sich beispielsweise um MBCFET-Transistoren (Multi Bridge Channel FET), bei denen der Transistorkanal wie mehrere übereinander liegende Kanäle in Form von Nanoseiten aussieht, die allseitig von einem Gate umgeben sind (weitere Einzelheiten). , sehen Archiv unserer News vom 14. März).

Imec stellt den idealen Transistor für die 2-nm-Prozesstechnologie vor

Laut Entwicklern des belgischen Zentrums Imec handelt es sich um eine fortschrittliche, aber nicht ideale Transistorstruktur mit vertikalen FinFET-Gates. Ideal für technologische Prozesse mit Elementskalen von weniger als 3 nm unterschiedliche Transistorstruktur, das von den Belgiern vorgeschlagen wurde.

Imec hat einen Transistor mit Split-Pages oder Forksheet entwickelt. Dies sind die gleichen vertikalen Nanoseiten wie Transistorkanäle, jedoch durch ein vertikales Dielektrikum getrennt. Auf der einen Seite des Dielektrikums entsteht ein Transistor mit n-Kanal, auf der anderen Seite mit einem p-Kanal. Und beide sind von einem gemeinsamen Verschluss in Form einer vertikalen Rippe umgeben.

Imec stellt den idealen Transistor für die 2-nm-Prozesstechnologie vor

Die Verringerung des On-Chip-Abstands zwischen Transistoren mit unterschiedlichen Leitfähigkeiten ist eine weitere große Herausforderung für die weitere Prozessverkleinerung. TCAD-Simulationen bestätigten, dass der Split-Page-Transistor eine Reduzierung der Chipfläche um 20 Prozent ermöglichen würde. Im Allgemeinen wird die neue Transistorarchitektur die Standard-Logikzellenhöhe auf 4,3 Spuren reduzieren. Die Zelle wird einfacher, was auch für die Herstellung der SRAM-Speicherzelle gilt.

Imec stellt den idealen Transistor für die 2-nm-Prozesstechnologie vor

Ein einfacher Übergang von einem Nanopage-Transistor zu einem Split-Nanopage-Transistor führt zu einer Leistungssteigerung von 10 % bei gleichbleibendem Verbrauch oder zu einer Verbrauchsreduzierung von 24 % ohne Leistungssteigerung. Simulationen für den 2-nm-Prozess zeigten, dass eine SRAM-Zelle mit getrennten Nanoseiten eine kombinierte Flächenreduzierung und Leistungsverbesserung von bis zu 30 % bei p- und n-Übergangsabständen von bis zu 8 nm bieten würde.



Source: 3dnews.ru

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