Intel Foundry hat ein Werbedokument veröffentlicht, das detailliert die fortschrittlichen Lösungen des Unternehmens für die Entwicklung und Implementierung von Hardware für Künstliche Intelligenz und Hochleistungsrechnen beschreibt. Intel hat zudem ein „Testmuster eines KI-Chips“ demonstriert, das die aktuellen Fähigkeiten des Unternehmens im Bereich Packaging zeigt.
Intel hat ein System im Package (SiP) vorgestellt, das die Größe von acht Standard-Chip-Photomasken hat und vier logische Blöcke, 12 HBM4-Klasse Stapel und zwei Eingangs-/Ausgangsblöcke umfasst. Im Gegensatz zur groß angelegten Konzeption mit 16 logischen Blöcken und 24 HBM5-Stapeln, die das Unternehmen im letzten Monat vorgestellt hat, ist dieses System bereits heute für die Produktion geeignet.
Es ist wichtig zu betonen, dass Intel Foundry keinen funktionierenden KI-Beschleuniger präsentiert hat, sondern ein "Prototyp des KI-Chips", der zeigt, wie zukünftige Prozessoren für KI und Hochleistungsrechnen physisch hergestellt (oder besser gesagt, montiert) werden können. Intel demonstriert die gesamte Konstruktionstechnik, die große Rechenressourcen, High-Speed-Memory-Arrays, ultraschnelle Chipverbindungen und neue Stromversorgungstechnologien in einem einzigen technischen Gehäuse vereint. Dieses Gehäuse unterscheidet sich erheblich von dem, was Unternehmen wie TSMC derzeit anbieten. Intel möchte verdeutlichen, dass die Prozessoren der nächsten Generation für hochleistungsfähige KI eine Multi-Chip-Architektur besitzen können, und Intel Foundry bereits in der Lage ist, diese zu produzieren.
Die demonstrierte Plattform basiert auf vier großen logischen Blöcken, die vermutlich auf dem Fertigungsprozess Intel 18A beruhen (und somit mit RibbonFET-Transistoren mit rundem Gate und einem PowerVia-Stromversorgungssystem auf der Rückseite ausgestattet sind), umgeben von Stacks des HBM4-Speichers und I/O-Modulen. Alle Schlüsselkomponenten sind vermutlich über EMIB-T 2.5D-Brücken verbunden, die direkt in das Gehäuse-Substrat integriert sind. Intel nutzt die EMIB-T Chiplet-Interface-Technologie, die Durchkontaktierungen innerhalb der Brücken schafft, damit Strom und Signale sowohl vertikal als auch horizontal geleitet werden können, um die Dichte der Interconnects und die Stromversorgung zu maximieren. Die Plattform ist für UCIe Interconnects ausgelegt, die mit Geschwindigkeiten von 32 GT/s und höher arbeiten und anscheinend auch zur Verbindung der C-HBM4E-Stacks verwendet werden.
Das Testmuster des Chips zeigt auch den Übergang von Intel zur vertikalen Montage. Der Technologie-Roadmap des Unternehmens umfasst den Intel 18A-PT Fertigungsprozess, der speziell für Chiplets entwickelt wurde, die das Platzieren weiterer logischer Kristalle oder Speicher darauf vorsehen. Daher müssen Chiplets eine Stromversorgung von der Rückseite haben und sowohl Durchgangs- als auch hybride Verbindungen nutzen. Im Fall des „Testmusters des KI-Prozessors“ sind die Basis-Kristalle 18A-PT unter den Rechen-Kristallen 18A/18A-P angeordnet und fungieren entweder als große Cache-Chips oder übernehmen eine andere unterstützende Funktion. Für die vertikale Verbindung der Chiplets verwendet Intel die Foveros-Pakettechnologie — Foveros 2.5D, Foveros-R und Foveros Direct 3D. Diese ermöglichen eine feine Kupferverbindung zwischen aktiven Kristallen, um maximale Bandbreite und Energieeffizienz der oberen Kristalle zu gewährleisten. Gemeinsam mit EMIB-Brücken erlauben diese Methoden Intel, eine hybride laterale-vertikale Montage zu schaffen, die das Unternehmen als Alternative zu großen Silizium-Interposern mit höherer Plattenausnutzung und Produktionsausbeute positioniert.
Für Multi-Chip-AI-Beschleuniger und Hochleistungsrechner ist die Energieversorgung das Hauptkonstruktionslimit. Daher muss die Intel-Plattform alle neuesten Innovationen von Intel im Bereich Energieeinsparung integrieren, darunter PowerVia, eingebettete Omni MIM-Kondensatoren, Bridge-isolation auf EMIB-T-Ebene, eDTC- und eMIM-T-Kondensatoren im Grundchip sowie integrierte CoaxMIL-Induktivitäten zur Unterstützung von Semi-Integrated Voltage Regulators (IVR), die sich unter jedem Stapel und im Gehäuse befinden (im Gegensatz zu IVR im Fall von TSMC's CoWoS-L, die Teil des Interposers sind). Dieses mehrschichtige System ist darauf ausgelegt, einen stabilen Strom bei generativen KI-Workloads bereitzustellen, ohne die Spannung zu verringern.
Mit dieser Demonstration versucht Intel offensichtlich, Kunden zu gewinnen. Es ist derzeit unklar, ob der neue Generation AI-Beschleuniger mit dem Codenamen Jaguar Shores, dessen Einführung für 2027 geplant ist, die Architektur verwenden wird, die Intel heute zeigt.
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Quelle: 3dnews.ru
