Angesichts der drohenden Hürde in der Chipproduktion, die darin besteht, dass technische Prozesse nicht weiter verkleinert werden können, rückt das Multi-Chip-Packaging von Kristallen in den Vordergrund. Die Leistung zukünftiger Prozessoren wird an der Komplexität, oder besser noch, an der Komplexität der Lösungen gemessen. Je mehr Funktionen einem kleinen Prozessorchip zugewiesen werden, desto leistungsfähiger und effizienter wird die gesamte Plattform. In diesem Fall ist der Prozessor selbst eine Plattform aus einer Masse heterogener Kristalle, die über einen Hochgeschwindigkeitsbus verbunden sind, was (in Bezug auf Geschwindigkeit und Verbrauch) nicht schlechter ist, als wenn es sich um einen monolithischen Kristall handeln würde. Mit anderen Worten: Der Prozessor wird sowohl zu einem Motherboard als auch zu einem Satz Erweiterungskarten, einschließlich Speicher, Peripheriegeräten usw.
Intel hat bereits die Implementierung zweier proprietärer Technologien zur räumlichen Verpackung unterschiedlicher Kristalle in einem Gehäuse demonstriert. Dies sind EMIB und . Bei der ersten handelt es sich um in das „Montage“-Substrat eingebaute Brückenschnittstellen für die horizontale Anordnung von Kristallen, bei der zweiten um eine dreidimensionale oder gestapelte Anordnung von Kristallen, die unter anderem TSVs mit vertikalen Metallisierungskanälen nutzt. Mithilfe der EMIB-Technologie produziert das Unternehmen FPGAs der Stratix Beispielsweise werden daraus Lakefield-Laptop-Prozessoren hergestellt.
Natürlich wird Intel hier nicht aufhören und weiterhin aktiv Technologien für fortschrittliches Chip-Packaging entwickeln. Konkurrenten machen das Gleiche. Wie , und Samsung entwickeln Technologien zur räumlichen Anordnung von Kristallen (Chiplets) und wollen weiterhin neue Möglichkeiten eröffnen.
Kürzlich, auf der SEMICON West-Konferenz, erneut Intel dass sich seine Technologien für das Multi-Chip-Packaging zügig weiterentwickeln. Auf der Veranstaltung wurden drei Technologien vorgestellt, deren Umsetzung in naher Zukunft erfolgen wird. Es muss gesagt werden, dass alle drei Technologien nicht zum Industriestandard werden werden. Intel behält alle Entwicklungen für sich und stellt diese nur seinen Kunden zur Auftragsfertigung zur Verfügung.
Die erste von drei neuen Technologien zur räumlichen Verpackung von Chiplets ist Co-EMIB. Dabei handelt es sich um eine Kombination der kostengünstigen EMIB-Bridge-Schnittstellentechnologie mit Foveros-Chiplets. Die Multi-Chip-Stack-Designs von Foveros können mit horizontalen EMIB-Verbindungen zu komplexen Systemen verbunden werden, ohne dass es zu Einbußen bei Durchsatz oder Leistung kommt. Intel behauptet, dass die Latenz und der Durchsatz aller mehrschichtigen Schnittstellen nicht schlechter sein werden als bei einem monolithischen Chip. Aufgrund der extremen Dichte heterogener Kristalle sind die Gesamtleistung und Energieeffizienz der Lösung und der Schnittstellen sogar noch höher als im Fall einer monolithischen Lösung.
Zum ersten Mal könnte die Co-EMIB-Technologie zur Herstellung von Intel-Hybridprozessoren für den Supercomputer Aurora eingesetzt werden, der voraussichtlich Ende 2021 ausgeliefert wird (ein Gemeinschaftsprojekt von Intel und Cray). Der Prototyp-Prozessor wurde auf der SEMICON West als Stapel von 18 kleinen Chips auf einem großen Chip (Foveros) gezeigt, von denen ein Paar horizontal durch eine EMIB-Verbindung verbunden war.
Die zweite von Intels drei neuen Spatial-Chip-Packaging-Technologien heißt Omni-Directional Interconnect (ODI). Diese Technologie ist nichts anderes als die Verwendung von EMIB- und Foveros-Schnittstellen zur horizontalen und vertikalen elektrischen Verbindung von Kristallen. Was ODI zu einem separaten Posten machte, war die Tatsache, dass das Unternehmen die Stromversorgung für Chiplets im Stack mithilfe vertikaler TSV-Verbindungen implementierte. Dieser Ansatz wird es ermöglichen, Lebensmittel effektiv zu verteilen. Gleichzeitig wird der Widerstand der 70-μm-TSV-Kanäle für die Stromversorgung erheblich reduziert, wodurch die Anzahl der für die Stromversorgung erforderlichen Kanäle reduziert und auf dem Chip beispielsweise Platz für Transistoren frei wird.
Schließlich nannte Intel die Chip-zu-Chip-Schnittstelle MDIO die dritte Technologie für räumliches Packaging. Dabei handelt es sich um den Advanced Interface Bus (AIB) in Form einer physikalischen Schicht für den Signalaustausch zwischen Chips. Genau genommen handelt es sich dabei um die zweite Generation des AIB-Busses, den Intel für DARPA entwickelt. Die erste Generation von AIB wurde 2017 eingeführt und bietet die Möglichkeit, Daten über jeden Kontakt mit einer Geschwindigkeit von 2 Gbit/s zu übertragen. Der MDIO-Bus sorgt für den Austausch mit einer Geschwindigkeit von 5,4 Gbit/s. Dieser Link wird zum Konkurrenten des TSMC LIPINCON-Busses. Die LIPINCON-Übertragungsgeschwindigkeit ist höher – 8 Gbit/s, aber Intel MDIO hat eine höhere GB/s-Dichte pro Millimeter: 200 gegenüber 67, sodass Intel eine Entwicklung angibt, die nicht schlechter ist als die seines Konkurrenten.
Source: 3dnews.ru