Im Hinblick auf die nahende Grenze in der Chipproduktion, die durch die Unmöglichkeit einer weiteren Verkleinerung der Fertigungsprozesse entsteht, rückt die Mehrchipverpackung in den Vordergrund. Die Leistung der Prozessoren der Zukunft wird an der Komplexität oder besser gesagt, der Vielseitigkeit der Lösungen gemessen. Je mehr Funktionen auf einem kleinen Prozessorchip vereint werden, desto leistungsfähiger und effizienter wird die gesamte Plattform. Der Prozessor selbst wird eine Plattform aus einer Vielzahl unterschiedlicher Chips darstellen, die über eine Hochgeschwindigkeitsbus verbunden sind, die in Bezug auf Geschwindigkeit und Verbrauch nicht schlechter sein wird als bei einem einzigen monolithischen Chip. Anders ausgedrückt, der Prozessor wird sowohl die Hauptplatine als auch eine Reihe von Erweiterungsplatinen umfassen, einschließlich Speicher, Peripheriegeräte und mehr.
Das Unternehmen Intel hat bereits die Implementierung zweier eigener Technologien für die räumliche Verpackung heterogener Chips in einem Gehäuse demonstriert. Diese Technologien sind EMIB und . Die erste bezieht sich auf in die »Montage« integrierte Brücken-Schnittstellen für die horizontale Anordnung von Kristallen, während die zweite eine dreidimensionale oder gestapelte Anordnung von Kristallen unter Verwendung von vertikalen TSV-Metallisierungsdurchgängen darstellt. Mit der EMIB-Technologie produziert das Unternehmen die FPGA-Generation Stratix X und hybride Prozessoren der Kaby Lake G-Serie; die Foveros-Technologie wird in der zweiten Jahreshälfte dieses Jahres in kommerziellen Produkten umgesetzt. Beispielsweise werden damit Laptop-Prozessoren der Lakefield-Reihe gefertigt.
Selbstverständlich wird Intel damit nicht aufhören und weiterhin aktiv Technologien zur fortschrittlichen Verpackung von Kristallen entwickeln. Die Wettbewerber tun das Gleiche. Sowohl , als auch Samsung arbeiten an Technologien zur räumlichen Anordnung von Kristallen (Chiplets) und beabsichtigen, weitere neue Möglichkeiten zu erkunden.
Vor kurzem hat Intel auf der Konferenz SEMICON West erneut , dass sich ihre Technologien zur Mehrschichtverpackung in einem guten Tempo entwickeln. Auf der Veranstaltung wurden drei Technologien vorgestellt, deren Implementierung in naher Zukunft stattfinden wird. Es ist zu bemerken, dass keine dieser drei Technologien zum industriellen Standard werden wird. Alle Entwicklungen hält Intel für sich und wird sie nur ausgewählten Kunden im Rahmen von Auftragsfertigungen zur Verfügung stellen.
Die erste der drei neuen Technologien für die räumliche Verpackung von Chiplets ist Co-EMIB. Dies ist eine Kombination aus der kostengünstigen EMIB-Schnittstellentechnologie und den Foveros-Chiplets. Mehrschichtige Foveros-Konstruktionen können über horizontale EMIB-Verbindungen zu komplexen Systemen verknüpft werden, ohne die Bandbreite zu beeinträchtigen oder die Leistung zu mindern. Intel behauptet, dass die Latenzzeiten und die Bandbreite aller mehrschichtigen Schnittstellen mindestens so gut sein werden wie bei einem monolithischen Chip. Tatsächlich wird durch die extrem hohe Dichte der Anordnung heterogener Chips die Gesamteffizienz und Energieeffizienz der Lösung und der Schnittstellen sogar höher sein als bei monolithischen Lösungen.
Erstmals kann die Co-EMIB-Technologie zur Herstellung hybrider Intel-Prozessoren für den Supercomputer Aurora eingesetzt werden, der Ende 2021 geliefert werden soll (ein gemeinsames Projekt von Intel und Cray). Der Prototyp des Prozessors wurde auf der SEMICON West als Stapel aus 18 kleinen Chips auf einem großen Chip (Foveros) gezeigt, wobei Paare horizontal über die EMIB-Verbindung verbunden sind.
Die zweite von drei neuen Technologien zur räumlichen Chipverpackung von Intel nennt sich Omni-Directional Interconnect (ODI). Diese Technologie nutzt die EMIB- und Foveros-Schnittstellen für die horizontale und vertikale elektrische Verbindung von Chips. ODI wurde als eigener Punkt herausgestellt, da das Unternehmen die Stromversorgung der Chiplets im Stapel durch vertikale TSV-Verbindungen realisiert hat. Dieser Ansatz ermöglicht eine effektive Verteilung der Stromversorgung. Gleichzeitig wird der Widerstand der 70-μm-TSV-Kanäle für die Stromversorgung erheblich gesenkt, was die Anzahl der benötigten Kanäle für die Stromzufuhr reduziert und Platz auf dem Chip für Transistoren (zum Beispiel) freimacht.
Schließlich hat Intel die dritte Technologie für die räumliche Verpackung, das MDIO-Interface für den Kristall-Kristall-Austausch, vorgestellt. Dabei handelt es sich um den Advanced Interface Bus (AIB) auf physikalischer Ebene für den interkristallinen Signalaustausch. Genauer gesagt, ist dies die zweite Generation des AIB, die Intel im Auftrag der DARPA entwickelt. Die erste Generation wurde 2017 vorgestellt und ermöglichte eine Datenübertragung von 2 Gbit/s pro Kontakt. Der MDIO-Bus wird eine Übertragungsgeschwindigkeit von 5,4 Gbit/s bieten. Diese Verbindung wird ein Konkurrent des TSMC LIPINCON-Busses. Die Übertragungsrate des LIPINCON ist mit 8 Gbit/s höher, jedoch weist Intel MDIO eine bessere Dichte von GByte/s pro Millimeter auf: 200 gegenüber 67, weshalb Intel von einer Entwicklung spricht, die nicht schlechter ist als die des Wettbewerbers.
Quelle: 3dnews.ru
