LibreBMC, ein Open-Source-BMC-Controller auf Basis der POWER-Architektur, wird vorgestellt

Die OpenPOWER Foundation hat ein neues Projekt namens LibreBMC angekündigt, das darauf abzielt, einen vollständig offenen BMC (Baseboard Management Controller) für Server zu schaffen, die in Rechenzentren verwendet werden. LibreBMC wird als Gemeinschaftsprojekt entwickelt, dem sich bereits Unternehmen wie Google, IBM, Antmicro, Yadro und Raptor Computing Systems angeschlossen haben.

Der BMC ist ein spezialisierter Controller, der in Servern installiert wird und über eigene CPU-, Speicher-, Speicher- und Sensorabfrageschnittstellen verfügt, die eine Low-Level-Schnittstelle zur Überwachung und Steuerung der Serverhardware bieten. Mit Hilfe von BMC können Sie unabhängig vom auf dem Server laufenden Betriebssystem den Status von Sensoren überwachen, Strom, Firmware und Festplatten verwalten, Remote-Boot über das Netzwerk organisieren, den Betrieb der Remote-Zugriffskonsole sicherstellen usw.

LibreBMC wird nach den Prinzipien der Open Hardware entwickelt. Neben offenen Schaltkreisen, Designdokumentationen und Spezifikationen ist geplant, offene Tools für die Entwicklung zu nutzen. Insbesondere wird das LiteX-Framework zur Erstellung elektronischer SoC-Schaltkreise und das SymbiFlow-Paket zur Entwicklung FPGA-basierter Lösungen verwendet. Das resultierende Board entspricht der DC-SCM-Spezifikation, die die Anforderungen für Steuermodule definiert, die in Serverhardware verwendet werden, die vom Open Compute-Projekt entwickelt wurde.

LibreBMC wird mit einem Prozessor ausgestattet, der auf der offenen POWER-Architektur basiert. Die Firmware wird den OpenBMC-Stack verwenden, der einst von Facebook entwickelt und in ein gemeinsames Projekt umgewandelt wurde, das unter der Schirmherrschaft der Linux Foundation entwickelt wurde. Durch den Einsatz von OpenBMC in Kombination mit dem LibreBMC-Projekt entsteht ein vollständig offenes Produkt, das offene Hardware und offene Firmware kombiniert. LibreBMC befindet sich derzeit in der Prototypen-Designphase, implementiert mit dem Lattice ECP5 FPGA und Xilinx Artix-7.

Source: opennet.ru

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