Rambus präsentierte eine Reihe von Lösungen für die Veröffentlichung von Produkten mit PCIe 5.0-Schnittstelle

Die Branche schreitet mit Hochdruck in Richtung der praktischen Umsetzung der nächsten PCI-Express-Schnittstelle. Diesmal in Version 5.0 mit einer Übertragungsrate von 32 Gigatransaktionen pro Sekunde und Leitung. Der Übergang zum PCIe-4.0-Bus blieb so lange ins Stocken geraten, dass man nun, nur ein Jahr nach der Veröffentlichung der endgültigen PCIe-5.0-Spezifikationen, versucht, in den kommerziellen Bereich vorzudringen. Warum so ein Ansturm? Befürworter argumentieren, dass eine weitere Entwicklung von KI und IoT ohne eine Verdoppelung oder sogar stärkere Erweiterung der Bandbreite zwischen Prozessoren und Beschleunigern unmöglich sei.

Vor nicht allzu langer Zeit haben wir Ihnen das von Astera Labs, Synopsys und Intel auf einer Fachkonferenz in Taipeh erzählt zeigte Die erste umfassende Lösung zur Vorbereitung auf die Veröffentlichung von PCIe 5.0-Produkten. Bei der Demonstration wurde ein Sammelsurium aus einem Intel-Controller, einer physikalischen Schicht von Synopsys und Retimern von Astera Labs verwendet. All dies von einem Entwickler zu bekommen (allerdings offenbar ohne Retimer, die die Signalintegrität wiederherstellen) wurde dank der Bemühungen der bekannten Firma Rambus möglich.

Rambus ist nicht nur für seine Auseinandersetzungen im Patentrecht um Schnittstellendesigns bekannt, sondern auch für seinen Entwurf von Signalstrukturen für Speichercontroller und Datenbusse. In jüngerer Zeit Rambus gezeigt eine funktionierende Lösung zum Erstellen von GDDR6-Speichercontrollern mit einer Bandbreite von 18 Gbit/s pro Leitung. Und heute Rambus vorgeschlagen eine Reihe von Lösungen für die Veröffentlichung von Produkten mit PCIe 5.0-Schnittstelle.

Das Kit kann von allen, die es als Ganzes oder einzeln erwerben möchten, sofort lizenziert werden, um es über den PCI-Express-5.0-Bus in Produkte von Drittanbietern zu integrieren. Das Kit enthält einen PCIe 5.0-Controller, der von dem kürzlich von Rambus übernommenen Unternehmen entwickelt wurde Nordwestlogik und eine proprietäre Rambus Physical Layer (PHY) für die PCIe 5.0-Schnittstelle. Das Kit ist abwärtskompatibel mit früheren PCIe-Spezifikationen und ist für die Produktion in SoCs und Controllern unter Verwendung der 7-nm-Prozesstechnologie und FinFET-Transistoren optimiert.

Rambus garantiert als Eigentümer und Lieferant einer einzigen Lösung umfassenden Support für Entwickler und verspricht die schnellste Markteinführungszeit für Produkte, die den PCIe 5.0-Bus unterstützen. Abschließend berichtet Rambus, dass die vorgestellte physikalische Schicht vollständig kompatibel ist und für die neueste Interprozessorschnittstelle verwendet werden kann Compute Express Link, und dies ist ein Einstieg in den operativen Bereich in der Nische der Supercomputer.

Source: 3dnews.ru