Samsung zählt jeden Nanometer: Nach 7 nm werden 6-, 5-, 4- und 3-nm-Prozesstechnologien folgen

Heute Samsung Electronics berichtet über Pläne zur Entwicklung technischer Verfahren zur Herstellung von Halbleitern. Als wichtigste aktuelle Errungenschaft betrachtet das Unternehmen die Erstellung digitaler Projekte experimenteller 3-nm-Chips auf Basis patentierter MBCFET-Transistoren. Dabei handelt es sich um Transistoren mit mehreren horizontalen Nanopage-Kanälen in vertikalen FET-Gates (Multi-Bridge-Channel FET).

Im Rahmen einer Allianz mit IBM entwickelte Samsung eine etwas andere Technologie zur Herstellung von Transistoren mit vollständig von Gates umgebenen Kanälen (GAA oder Gate-All-Around). Die Kanäle sollten in Form von Nanodrähten dünn gemacht werden. Anschließend entfernte sich Samsung von diesem Schema und patentierte eine Transistorstruktur mit Kanälen in Form von Nanoseiten. Mit dieser Struktur können Sie die Eigenschaften von Transistoren steuern, indem Sie sowohl die Anzahl der Seiten (Kanäle) als auch die Breite der Seiten anpassen. Für die klassische FET-Technologie ist ein solches Manöver unmöglich. Um die Leistung eines FinFET-Transistors zu erhöhen, ist es notwendig, die Anzahl der FET-Finnen auf dem Substrat zu vervielfachen, was wiederum Fläche erfordert. Die Eigenschaften des MBCFET-Transistors können innerhalb eines physikalischen Gates geändert werden, wofür Sie die Breite der Kanäle und deren Anzahl festlegen müssen.

Die Verfügbarkeit eines digitalen Designs (aufgeklebt) eines Prototyp-Chips für die Produktion im GAA-Verfahren ermöglichte es Samsung, die Grenzen der Leistungsfähigkeit von MBCFET-Transistoren zu ermitteln. Dabei ist zu bedenken, dass es sich hierbei immer noch um Computermodellierungsdaten handelt und eine endgültige Beurteilung des neuen technischen Verfahrens erst nach der Einführung in die Massenproduktion erfolgen kann. Es gibt jedoch einen Ausgangspunkt. Das Unternehmen gab an, dass der Übergang vom 7-nm-Prozess (offensichtlich die erste Generation) zum GAA-Prozess zu einer Reduzierung der Chipfläche um 45 % und einer Reduzierung des Verbrauchs um 50 % führen wird. Wenn Sie nicht beim Verbrauch sparen, kann die Produktivität um 35 % gesteigert werden. Zuvor konnte Samsung bei der Umstellung auf das 3-nm-Verfahren Einsparungen und Produktivitätssteigerungen verzeichnen aufgeführt durch Kommata abgetrennt. Es stellte sich heraus, dass es entweder das eine oder das andere war.

Das Unternehmen betrachtet die Vorbereitung einer öffentlichen Cloud-Plattform für unabhängige Chipentwickler und Fabless-Unternehmen als einen wichtigen Punkt bei der Popularisierung der 3-nm-Prozesstechnologie. Samsung hat die Entwicklungsumgebung, Projektverifizierung und Bibliotheken auf Produktionsservern nicht versteckt. Die SAFE-Plattform (Samsung Advanced Foundry Ecosystem Cloud) wird Designern auf der ganzen Welt zur Verfügung stehen. Die SAFE-Cloud-Plattform wurde unter Beteiligung so großer öffentlicher Cloud-Dienste wie Amazon Web Services (AWS) und Microsoft Azure entwickelt. Entwickler von Designsystemen von Cadence und Synopsys stellten ihre Designtools innerhalb von SAFE zur Verfügung. Dies verspricht, die Entwicklung neuer Lösungen für Samsung-Prozesse einfacher und kostengünstiger zu machen.

Um auf die 3-nm-Prozesstechnologie von Samsung zurückzukommen, fügen wir hinzu, dass das Unternehmen die erste Version seines Chip-Entwicklungspakets vorgestellt hat – 3-nm-GAE-PDK Version 0.1. Mit seiner Hilfe können Sie noch heute mit der Entwicklung von 3-nm-Lösungen beginnen oder sich zumindest darauf vorbereiten, diesen Samsung-Prozess kennenzulernen, wenn er weit verbreitet ist.

Samsung gibt seine Zukunftspläne wie folgt bekannt. In der zweiten Jahreshälfte soll mit der Massenproduktion von Chips im 6-nm-Verfahren begonnen werden. Gleichzeitig wird die Entwicklung der 4-nm-Prozesstechnologie abgeschlossen. Die Entwicklung der ersten Samsung-Produkte im 5-nm-Verfahren wird diesen Herbst abgeschlossen sein, der Produktionsstart erfolgt in der ersten Hälfte des nächsten Jahres. Außerdem wird Samsung bis Ende dieses Jahres die Entwicklung der 18FDS-Prozesstechnologie (18 nm auf FD-SOI-Wafern) und der 1-Gbit-eMRAM-Chips abschließen. Prozesstechnologien von 7 nm bis 3 nm werden EUV-Scanner mit zunehmender Intensität einsetzen, sodass jeder Nanometer zählt. Weiter unten wird jeder Schritt mit einem Kampf bewältigt.

Source: 3dnews.ru