{"id":102428,"date":"2021-11-30T15:36:39","date_gmt":"2021-11-30T13:36:41","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/vortex-otkrytyj-gpgpu-na-baze-arhitektury-risc-v-sovmestimyj-s-opencl"},"modified":"2021-11-30T15:36:39","modified_gmt":"2021-11-30T13:36:41","slug":"vortex-otkrytyj-gpgpu-na-baze-arhitektury-risc-v-sovmestimyj-s-opencl","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/news\/vortex-otkrytyj-gpgpu-na-baze-arhitektury-risc-v-sovmestimyj-s-opencl","title":{"rendered":"Vortex \u2014 offenes GPGPU auf Basis der RISC-V-Architektur, kompatibel mit OpenCL","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"<p>Eine Gruppe von Forschern des Georgia Institute of Technology entwickelt das Forschungsprojekt Vortex, das ein offenes GPGPU auf Basis der RISC-V-Befehlssatzarchitektur anbietet, das auf die Ausf\u00fchrung von parallelen Berechnungen mit der OpenCL-API und dem SIMT-Ausf\u00fchrungsmodell (Single Instruction, Multiple Threads) abzielt sowie Forschungen im Bereich 3D-Grafik und die Entwicklung neuer GPU-Architekturen durchf\u00fchrt. Das Projekt befindet sich derzeit in der Prototyp-Phase, die mit FPGA arbeitet. Schaltpl\u00e4ne, Beschreibungen der Hardware-Komponenten in Verilog, Simulator, Treiber und begleitende Projektdokumentation werden unter der BSD-Lizenz verbreitet.     <\/p>\n<p>Im aktuellen Zustand wird eine Standard-ISA von RISC-V bereitgestellt, die um einige zus\u00e4tzliche Anweisungen erweitert wurde, die zur Unterst\u00fctzung von GPU-Funktionen und dem Thread-Management notwendig sind. Bei der Entwicklung haben die Autoren des Projekts versucht, die \u00c4nderungen an der RISC-V-Befehlssatzarchitektur auf ein Minimum zu reduzieren, indem sie m\u00f6glichst vorhandene Vektor-Anweisungen verwendeten. Ein \u00e4hnlicher Ansatz wird auch im Projekt RV64X verfolgt, das ebenfalls eine offene GPU auf Basis von RISC-V-Technologien entwickelt.  <center><img decoding=\"async\" alt=\"Vortex - offenes GPGPU basierend auf der RISC-V-Architektur, kompatibel mit OpenCL\" src=\"\/wp-content\/uploads\/2021\/11\/b28015da9f9188f87f402a8b14ee070b.jpg\" style=\"display:block;margin: 0 auto;\" \/><\/center>        <\/p>\n<p>Die Grafikverarbeitungsf\u00e4higkeiten von Vortex sind derzeit begrenzt. Es wurde die Unterst\u00fctzung von OpenGL ES basierend auf Vortex angek\u00fcndigt, jedoch ist im aktuellen GPU bisher nur der Befehl \u201etex\u201c zur Beschleunigung der Texturverarbeitung implementiert, der auf der Ebene des Fragment-Shaders ausgef\u00fchrt wird. Ein integrierter Rasterizer fehlt \u2013 die gesamte Verarbeitung geometrischer Operationen erfolgt auf der Seite der systematischen CPU, w\u00e4hrend die grundlegenden Primitiven f\u00fcr Punkte, Linien und Dreiecke sowie die Verarbeitung von Fragmenten, Tiefe und Transparenz unter Verwendung des OpenCL-Kerns realisiert werden.   <center><img decoding=\"async\" alt=\"Vortex - offenes GPGPU basierend auf der RISC-V-Architektur, kompatibel mit OpenCL\" src=\"\/wp-content\/uploads\/2021\/11\/a12215387481ff353fb2fd4454c286da.jpg\" style=\"display:block;margin: 0 auto;\" \/><\/center>    <\/p>\n<p>In Zukunft ist geplant, grafikverarbeitungs-spezifische ISA-Erweiterungen zu implementieren, die Unterst\u00fctzung von CUDA- und Vulkan-APIs hinzuzuf\u00fcgen sowie Erweiterungen zur Beschleunigung von Maschinenlern- und Datenanalyse-Systemen einzuf\u00fchren. F\u00fcr die Anwendungsentwicklung wird ein Toolkit angeboten, das angepasste PoCL-Varianten (Compiler und Laufzeit f\u00fcr OpenCL), LLVM\/Clang, GCC und Binutils umfasst. Die Simulation des Chipbetriebs wird mit Verilator (Verilog-Simulator) und SimX (Software-Simulation) unterst\u00fctzt.    <center><img decoding=\"async\" alt=\"Vortex - offenes GPGPU basierend auf der RISC-V-Architektur, kompatibel mit OpenCL\" src=\"\/wp-content\/uploads\/2021\/11\/d0b801f648a6863f190ec62c4a36fb6a.jpg\" style=\"display:block;margin: 0 auto;\" \/><\/center>    <\/p>\n<p>Haupmerkmale von Vortex:  <\/p>\n<ul>\n<li class=\"l\"> Unterst\u00fctzung der RISC-V Befehlssatzarchitektur RV32IMF.\n<li class=\"l\"> Skalierung des Chips auf bis zu 64 Kerne mit optionalen L2- und L3-Caches.\n<li class=\"l\"> Jeder Kern kann 1024 Threads ausf\u00fchren und arbeitet mit einer Frequenz von 250 MHz.\n<li class=\"l\"> Die maximale Rechenleistung wird auf 128 Gflops gesch\u00e4tzt, und die Speicherbandbreite betr\u00e4gt 16 GB\/s. Eine 32-Kern-Implementierung, die mit 200 MHz arbeitet, basierend auf FPGA Altera Stratix 10, zeigte eine Leistung von 25,6 GFlops.\n<li class=\"l\"> Unterst\u00fctzung des Standards OpenCL 1.2.\n<li class=\"l\"> M\u00f6glichkeit der Implementierung auf Basis von FPGA Intel Arria 10 und Intel Stratix 10.    <\/ul>\n<p>Quelle: <a content=\"nofollow\" rel=\"nofollow\" href=\"https:\/\/www.opennet.ru\/opennews\/art.shtml?num=56253\">opennet.ru<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"<p>\u0413\u0440\u0443\u043f\u043f\u0430 \u0438\u0441\u0441\u043b\u0435\u0434\u043e\u0432\u0430\u0442\u0435\u043b\u0435\u0439 \u0438\u0437 \u0422\u0435\u0445\u043d\u043e\u043b\u043e\u0433\u0438\u0447\u0435\u0441\u043a\u043e\u0433\u043e \u0438\u043d\u0441\u0442\u0438\u0442\u0443\u0442\u0430 \u0414\u0436\u043e\u0440\u0434\u0436\u0438\u0438 \u0440\u0430\u0437\u0432\u0438\u0432\u0430\u0435\u0442 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\u0442\u0430\u043a\u0436\u0435 \u043d\u0430 \u043f\u0440\u043e\u0432\u0435\u0434\u0435\u043d\u0438\u0435 \u0438\u0441\u0441\u043b\u0435\u0434\u043e\u0432\u0430\u043d\u0438\u0439 \u0432 \u043e\u0431\u043b\u0430\u0441\u0442\u0438 3D-\u0433\u0440\u0430\u0444\u0438\u043a\u0438 \u0438 \u0440\u0430\u0437\u0440\u0430\u0431\u043e\u0442\u043a\u0438 \u043d\u043e\u0432\u044b\u0445 \u0430\u0440\u0445\u0438\u0442\u0435\u043a\u0442\u0443\u0440 GPU. \u041f\u0440\u043e\u0435\u043a\u0442 \u043f\u043e\u043a\u0430 \u043d\u0430\u0445\u043e\u0434\u0438\u0442\u0441\u044f \u043d\u0430 \u0441\u0442\u0430\u0434\u0438\u0438 \u043f\u0440\u043e\u0442\u043e\u0442\u0438\u043f\u0430, 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