{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 ist verf\u00fcgbar, offene GPGPU auf Basis der RISC-V-Architektur","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Die Ver\u00f6ffentlichung des Projekts Vortex 2.2 wurde bekannt gegeben, das ein offenes GPGPU auf der Grundlage der RISC-V-Befehlssatzarchitektur entwickelt, das f\u00fcr die Durchf\u00fchrung paralleler Berechnungen mit der OpenCL-API und dem SIMT-Ausf\u00fchrungsmodell (Single Instruction, Multiple Threads) ausgelegt ist. Das Projekt kann auch f\u00fcr Forschung in den Bereichen 3D-Grafik und die Entwicklung neuer GPU-Architekturen eingesetzt werden. Schemas, Beschreibungen von Hardwarebl\u00f6cken in Verilog, Simulatoren, Treiber und begleitende Projektdokumentation werden unter der Apache 2.0-Lizenz ver\u00f6ffentlicht. <\/p>\n
Die Grundlage von GPGPU bildet der Standard-ISA RISC-V, erg\u00e4nzt durch einige zus\u00e4tzliche Anweisungen, die zur Unterst\u00fctzung von GPU-Funktionen und zur Steuerung von Str\u00f6men erforderlich sind. Dabei werden \u00c4nderungen an der Architektur des RISC-V-Befehlssatzes auf ein Minimum beschr\u00e4nkt, und es werden, wo m\u00f6glich, bereits vorhandene Vektoranweisungen verwendet. Zu den zus\u00e4tzlichen Anweisungen geh\u00f6ren: \u201etex\u201c zur Beschleunigung der Texturverarbeitung, vx_rast zur Steuerung der Rasterisierung, vx_rop zur Verarbeitung von Fragmenten, Tiefe und Transparenz, vx_imadd zur Durchf\u00fchrung der Operation \u201emultiplizieren und addieren\u201c, vx_wspawn, vx_tmc und vx_bar zur Aktivierung von Befehlss\u00e4tzen und Str\u00f6men darin (Wavefront, Satz von Threads, die parallel im SIMD Engine ausgef\u00fchrt werden), vx_split und vx_join.
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Das entwickelte GPGPU unterst\u00fctzt die 32- und 64-Bit-Befehlssatzarchitekturen RISC-V RV32IMF und RV64IMAFD und kann optional gemeinsamen Speicher, Caches der Ebenen L1, L2 und L3 sowie eine anpassbare Anzahl von Kernen, Arbeitsbl\u00f6cken (warps) und Threads enthalten. F\u00fcr jeden Kern besteht die M\u00f6glichkeit, eine anpassbare Anzahl von ALU, FPU, LSU und SFU zu aktivieren. Zum Prototyping k\u00f6nnen FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 und Xilinx Versal VCK5000 verwendet werden. Zur Simulation des Chipbetriebs k\u00f6nnen Verilator (Verilog-Simulator), RTLSIM (RTL-Simulation) und SimX (Software-Simulation) eingesetzt werden. <\/p>\n
F\u00fcr die Anwendungsentwicklung steht ein Toolkit zur Verf\u00fcgung, das angepasste Versionen von PoCL (Compiler und Runtime f\u00fcr OpenCL), LLVM\/Clang, GCC und Binutils umfasst, die mit Vortex kompatibel sind. Das Projekt unterst\u00fctzt die OpenCL-Spezifikation 1.2 und bietet durch die \u00dcbersetzung in OpenCL Unterst\u00fctzung f\u00fcr die Zwischenrepr\u00e4sentation von Shadern SPIR-V. F\u00fcr Grafik auf Basis von Vortex wird die offene GPU Skybox entwickelt, die die Grafik-API Vulkan unterst\u00fctzt. Der Prototyp der Skybox, der auf dem FPGA Altera Stratix 10 basiert und 32 Kerne (512 Threads) umfasst, konnte bei einer Frequenz von 230 MHz eine Einf\u00fcllleistung von 3,7 Gigapixeln pro Sekunde (29,4 Gigatransaktionen pro Sekunde) erreichen. <\/p>\n
Unter den \u00c4nderungen in der Version Vortex 2.2: <\/p>\n
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Die API vx_spawn_taskgroups wurde hinzugef\u00fcgt, um Kerne zu starten, die segmentierte Ausf\u00fchrungen von 3D-Aufgaben unterst\u00fctzen.\n
Die Unterst\u00fctzung f\u00fcr ZICOND, eine Erweiterung der RISC-V-Befehlssatzarchitektur, die bedingte Ausf\u00fchrungen von Operationen ohne Verzweigungen erm\u00f6glicht, wurde hinzugef\u00fcgt.\n
Der OpenCL-Compiler wurde auf die Ausf\u00fchrungsplanung auf der Ebene einzelner Threads (Thread-Level, jeder Thread f\u00fchrt seine Aufgabe unabh\u00e4ngig von anderen Threads aus) umgestellt, anstelle von Aufgabengruppen (Warp-Level), wie es zuvor der Fall war.\n
In OpenCL wurde die Unterst\u00fctzung f\u00fcr JIT-Kompilierung und 64-Bit-Kerne hinzugef\u00fcgt.\n
Die dynamische Laden des Vortex-Runtimes wurde implementiert.\n
Es wurde eine neue Dokumentation zur Konfiguration von Xilinx FPGA angeboten.\n
Das Testen der Logiksynthese mit den Tools von Yosys wurde integriert.\n
In hierarchischen Flush-Operationen und im Write-Back-Modus wurde die Unterst\u00fctzung f\u00fcr den Cache bereitgestellt.\n
Die Geschwindigkeit der Scoreboard-Verifikation und die Arbeit mit Operanden auf der Ebene der Register\u00fcbertragungen (RTL, Register Transfer Level) wurden optimiert.\n
Die Unterst\u00fctzung des DRAM-Simulators Ramulator 2.0 wurde hinzugef\u00fcgt.\n
Der \u00dcbergang zu den neuen Versionen von Verilator 5.0 (SystemVerilog-Simulator) und LLVM 18.0 wurde vollzogen, und die Toolchain auf Basis von CentOS 7.9 wurde aktualisiert.\n
Anstelle des kontinuierlichen Integrationssystems Travis CI wurde der Dienst GitHub CI eingesetzt. <\/ul>\n
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