{"id":181998,"date":"2026-06-10T02:48:19","date_gmt":"2026-06-10T00:48:19","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/opublikovan-vortex-3-0-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2026-06-10T02:48:19","modified_gmt":"2026-06-10T00:48:19","slug":"opublikovan-vortex-3-0-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/de\/blog\/news\/opublikovan-vortex-3-0-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 3.0 ver\u00f6ffentlicht, offenes GPGPU auf Basis der RISC-V-Architektur","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Die Ver\u00f6ffentlichung des Vortex 3.0-Projekts ist verf\u00fcgbar, das ein offenes GPGPU auf Basis der RISC-V-Befehlssatzarchitektur entwickelt, das f\u00fcr die Ausf\u00fchrung paralleler Berechnungen unter Verwendung der OpenCL-API und des SIMT-Modells (Single Instruction, Multiple Threads) ausgelegt ist. Das Projekt kann auch f\u00fcr Forschungen im Bereich der 3D-Grafik und f\u00fcr die Entwicklung neuer GPU-Architekturen verwendet werden. Die Schaltpl\u00e4ne, Beschreibungen der Hardwarebl\u00f6cke in Verilog, der Simulator, Treiber und begleitende Projektdokumentationen werden unter der Apache 2.0-Lizenz ver\u00f6ffentlicht. <\/p>\n

Die Grundlage von GPGPU ist der typische RISC-V ISA, der um zus\u00e4tzliche Instruktionen zur Unterst\u00fctzung von GPU-Funktionen und der Steuerung von Str\u00f6men erweitert wurde. \u00c4nderungen in der Architektur des RISC-V-Befehlssatzes wurden auf ein Minimum reduziert und wo m\u00f6glich werden bereits vorhandene Vektorinstuktionen genutzt. Zu den zus\u00e4tzlichen Instruktionen geh\u00f6ren: \u201etex\u201c zur Beschleunigung der Texturbearbeitung; vx_rast zur Verwaltung der Rasterisierung, vx_rop zur Verarbeitung von Fragmenten, Tiefe und Transparenz; vx_imadd f\u00fcr die Durchf\u00fchrung der Operation \u201emultiplizieren und addieren\u201c; vx_wspawn, vx_split, vx_join, vx_tmc und vx_bar f\u00fcr die Aktivierung von Gruppen von Str\u00f6mungen (Wavefront), die parallel von SIMD-Engines ausgef\u00fchrt werden. <\/p>\n

<\/center><\/p>\n

Das entwickelte GPGPU unterst\u00fctzt die 32- und 64-Bit-Befehlssatzarchitekturen RISC-V RV32IMF und RV64IMAFD und kann optionale gemeinsame Speicher, Caches der Ebenen L1, L2 und L3 sowie eine anpassbare Anzahl von Kernen, Warpl\u00e4tzen (warps) und Str\u00f6men beinhalten. F\u00fcr jeden Kern besteht die M\u00f6glichkeit, eine anpassbare Anzahl von ALUs, FPUs, LSUs und SFUs zu aktivieren. Zur Erstellung von Prototypen k\u00f6nnen Xilinx- und Altera-FPGAs verwendet werden, w\u00e4hrend zur Simulation des Chipbetriebs Verilator (Verilog-Simulator), RTLSIM (RTL-Simulation) und SimX (softwarebasierte Simulation) eingesetzt werden k\u00f6nnen.<\/p>\n

F\u00fcr die Anwendungsentwicklung steht ein Toolkit zur Verf\u00fcgung, das angepasste Versionen von PoCL (Compiler und Runtime f\u00fcr OpenCL), LLVM\/Clang, GCC und Binutils umfasst. Das Projekt unterst\u00fctzt die Spezifikation OpenCL 1.2 und durch die \u00dcbersetzung in OpenCL wurde die Unterst\u00fctzung f\u00fcr die Zwischendarstellung von Shadern SPIR-V realisiert. <\/p>\n

Unter den \u00c4nderungen in Vortex 3.0:<\/p>\n