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<\/center><\/p>\nDer entwickelte GPGPU unterst\u00fctzt 32- und 64-Bit-RISC-V-Befehlssatzarchitekturen (RV32IMF und RV64IMAFD) und kann optional geteilten Speicher, L1-, L2- und L3-Caches sowie anpassbare Anzahl an Kernen, Task-Bl\u00f6cken (warps) und Threads beinhalten. F\u00fcr jeden Kern besteht die M\u00f6glichkeit, eine anpassbare Anzahl an ALUs, FPUs, LSUs und SFUs zu aktivieren. Zum Prototyping k\u00f6nnen Xilinx- und Altera-FPGAs verwendet werden, und zur Simulation des Chips kommen Verilator (Verilog-Simulator), RTLSIM (RTL-Simulation) und SimX (Software-Simulation) zum Einsatz.<\/p>\n
F\u00fcr die Anwendungsentwicklung steht ein Toolkit zur Verf\u00fcgung, das angepasste PoCL-Varianten (Compiler und Runtime f\u00fcr OpenCL) f\u00fcr die Arbeit mit Vortex, LLVM\/Clang, GCC und Binutils umfasst. Das Projekt unterst\u00fctzt die OpenCL 1.2-Spezifikation, und die Unterst\u00fctzung f\u00fcr die Zwischenrepr\u00e4sentation der Shader SPIR-V wird durch die \u00dcbersetzung in OpenCL realisiert. <\/p>\n
Unter den \u00c4nderungen in Vortex 3.0:<\/p>\n
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- Ein hardwarebasierter Grafik-Stack wurde hinzugef\u00fcgt, der Bl\u00f6cke f\u00fcr Rasterisierung, Textur\u00fcberlagerung und Ausgabe-Mischung (OM \u2014 Output Merger) umfasst. F\u00fcr Mesa, basierend auf dem implementierten Grafik-Stack und dem Software-Rasterizer lavapipe, wurde ein Vulkan-Treiber vortexpipe vorbereitet.\n
- Die M\u00f6glichkeiten des Tensor-Kerns wurden erweitert, um die Ausf\u00fchrung von Modellen des maschinellen Lernens zu beschleunigen, wobei Unterst\u00fctzung f\u00fcr strukturierte Sparsamkeit zur Komprimierung von Gewichtsmatrizen implementiert wurde.\n
- Die WGMMA-Operation (Warpgroup-Level-Matrixmultiplikation) f\u00fcr die asynchrone Matrizenmultiplikation wurde implementiert.\n
- Eine DXA-Engine (Data Transfer Acceleration) wurde hinzugef\u00fcgt, um den Datentransfer von globalem in lokalen Speicher zu beschleunigen.\n
- Eine neue Architektur wurde auf der Basis eines Befehlsprozessors (CP, Command Processor) und eines hardwarebasierten Planers f\u00fcr Rechenkerne (KMU \u2014 Kernel Management Unit) realisiert, die es erm\u00f6glicht, die Dispatcher-Operationen f\u00fcr Rechenstr\u00f6me auf die Chipseite zu verlagern.\n
- Eine neue Runtime-Bibliothek, die im nicht-blockierenden Modus arbeitet und Abstraktionen bereitstellt, die in hardwareseitig asynchron ausgef\u00fchrte Befehle \u00fcbersetzt werden. Warteschlangen, Ereignisse, Module und Synchronisation auf Basis von asynchronen Barrieren mit der Semantik ankommen\/warten\/ereignis werden unterst\u00fctzt.\n
- Die Unterst\u00fctzung f\u00fcr verk\u00fcrzte RISC-V-Anweisungen (RVC) wurde hinzugef\u00fcgt.\n
- Die hardwareseitige Unterst\u00fctzung f\u00fcr atomare Operationen (Hardware Atomics) wurde implementiert.\n
- Das FPU wurde komplett \u00fcberarbeitet und bietet neue Multiplikatorbl\u00f6cke (Wallace-tree, Folded-radix) sowie Summierer (Kogge-Stone).\n
- Ein Stack f\u00fcr virtuellen Speicher basierend auf dem Speicherverwaltungseinheit (MMU) wurde hinzugef\u00fcgt, mit Unterst\u00fctzung f\u00fcr die 32-Bit-Architektur der virtuellen Adressierung SV32.\n
- Unterst\u00fctzung f\u00fcr die RISC-V Erweiterung Zicond mit der Implementierung bedingter Operationen.\n
- Integrierte Taktfrequenzsteuerung (clock gating).\n
- Unterst\u00fctzung der HIP-Sprache (Heterogeneous Interface for Portability) \u00fcber das chipStar-Framework, das HIP in SPIR-V \u00fcbersetzt.\n
- Vollst\u00e4ndige Integration mit dem GEM5-Simulator und Unterst\u00fctzung f\u00fcr den SimX-Simulator auf der TLM-Architektur (Transaction-Level Modeling).\n
- Unterst\u00fctzung von Synopsys- und Yosys-Werkzeugen f\u00fcr die Logiksynthese zur Chipproduktion sowie die Nutzung von Standardelementbibliotheken ASAP7 (7nm), SAED14 (14nm) und NanGate (15nm).\n
- Das Referenzwerkzeug wurde auf LLVM 20 und POCL 7.0 aktualisiert.\n<\/ul>\n