![\"ASICs](\"\/wp-content\/uploads\/2019\/03\/cdc1ca695edfab035c28a2488102d985.jpg\")
<\/p>\nEs ist kaum zu bestreiten, dass das Design von ma\u00dfgeschneiderten ASICs (Application-Specific Integrated Circuits) ein alles andere als einfacher und schneller Prozess ist. Dabei w\u00fcnscht man sich, dass es schneller ginge: Heute den Algorithmus vorgestellt und n\u00e4chste Woche das fertige digitale Projekt abholen. Der Punkt ist, dass hochspezialisierte ASICs kaum mehr als Einzelprodukte sind. Solche werden selten in Millionenst\u00fcckzahlen ben\u00f6tigt, f\u00fcr die man beliebig viel Geld und Ressourcen aufwenden kann, wenn es darum geht, dies in k\u00fcrzester Zeit umzusetzen. Spezialisierte und damit am effektivsten f\u00fcr ihre Aufgaben eingesetzte ASICs sollten in der Entwicklung kosteng\u00fcnstiger sein, was in der heutigen Phase der Entwicklung des maschinellen Lernens besonders relevant wird. In diesem Bereich l\u00e4sst sich nicht mehr nur auf den Erfahrungshorizont des Computer-Marktes und insbesondere auf die Fortschritte von GPUs im Bereich des maschinellen Lernens (ML) zur\u00fcckgreifen.<\/p>\n
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Um das Design von ASICs f\u00fcr ML-Anwendungen zu beschleunigen, gr\u00fcndet die DARPA ein neues Programm \u2013 Real Time Machine Learning (RTML). Das Programm f\u00fcr maschinelles Lernen in Echtzeit sieht die Entwicklung eines Compilers oder einer Softwareplattform vor, die in der Lage ist, die Architektur von Chips automatisch f\u00fcr ein bestimmtes ML-Framework zu entwerfen. Die Plattform soll den vorgeschlagenen Algorithmus f\u00fcr maschinelles Lernen sowie die Datenmenge, die zu diesem Algorithmus geh\u00f6rt, automatisch analysieren und dann in Verilog den Code zur Erstellung eines spezialisierten ASIC ausgeben. Experten f\u00fcr die Entwicklung von ML-Algorithmen verf\u00fcgen nicht \u00fcber das Wissen von Chip-Designern, und Designer sind selten mit den Prinzipien des maschinellen Lernens vertraut. Das RTML-Programm soll dazu beitragen, die Vorteile beider Seiten in einer automatisierten Plattform zur Entwicklung von ASICs f\u00fcr maschinelles Lernen zu vereinen.<\/p>\n
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